Tile R PCIe* Hard IP
O Tile R é um tile do FPGA Companion, que suporta configurações PCIe* até 5 x16 nos modos Endpoint (EP), Porta raiz (RP) e Bypass TLP. As configurações do PCIe 3.0, 4.0 e 5.0 são suportadas nativamente. O R-tile também suporta até 16 canais SerDes através de uma interface PHY para PCIe (PIPE) 5.1.1 no modo de arquitetura SerDes.
O tile R atua como Companion tile para componentes Intel® Agilex™ série I.
Guia do usuário do Intel® FPGA IP Avalon® Streaming R-Tile para PCIe ›
Guia do usuário do exemplo de projeto Intel® FPGA IP Avalon® Streaming R-Tile para PCIe ›
Tile R PCIe* Hard IP
Padrões e conformidade de especificações
- Especificações da base PCIe 5.0. Rev. 5.0, 1.0
- Especificação de PIPE Serdes (SerDes-mode). 5,1
- O PCIe Hard IP R-tile passou com sucesso pelos testes de conformidade da PCI-SIG no workshop de 22 de abril. Consulte a Lista dos integradores PCI-SIG.
Recursos
- Inclui uma pilha de protocolo completa, incluindo as Transações, Link de dados e Camadas físicas implementadas como um Hard IP.
- Suporte para o modo PIPE
- Suporta nativamente configurações PCIe* 3.0/4.0/5.0 com suporte para configurações 1.0/2.0 através de treinamento de link inoperante.
- Suporte para os modos Porta raiz (RP) e Endpoint (EP).
- Suporte para o modo TL-Bypass para habilitar a funcionalidade UP-port ou Down-port para trabalhar com IP de comutador PCI baseado em malha.
- Suporta vários modos EP, RP em configurações x8, x4 de baixa largura
- Suporte de canal virtual único
- Suporta tamanho máximo de carga útil de até 512 bytes (MPS).
- Suporta até 4.096 bytes (4 KB) de tamanho máximo de solicitação de leitura (MRRS).
- Suporte para vários modos de clocking: Common Reflect, Independent Refclks com e sem espalhamento de espectro (SRIS, SRNS)
- Relatório de erro avançado do PCIe*
- Suporta estados de energia D0 e PCIe D3.
- Suporta o modo Hard IP autônomo que permite que o PCIe Hard IP se comunique com o Host antes que a configuração do FPGA e a entrada no modo de usuário sejam concluídas.
- Configuração de núcleo FPGA através de link PCIe (inicialização do CVP e atualização do CVP).
Recursos multifunção e virtualização
- Suporte SR-IOV (8 PFs, VFs de 2K para cada endpoint)
- Suporte de VirtIO através de interface de interceptação de configuração
- Suporte de E/S escalável e memória virtual compartilhada (SVM) (futuro)
- Serviço de controle de acesso (ACS)
- Interpretação de identificação de roteamento alternativa (ARI)
- Redefinição de nível de função (FLR)
- Suporte para recomendações de processamento de TLP (TPH)
- Suporte para Serviços de tradução de endereço (ATS)
- ID de espaço de endereço de processo (PasID)
Recursos da interface do usuário
- Interface Avalon® Streaming (Avalon-ST)
- Interface de pacote do usuário com cabeçalho, dados e prefixo separados.
- Interface de pacote de usuário com segmentação quádrupla com capacidade de lidar com até quatro TLPs em qualquer ciclo (somente núcleo x16).
- Suporte estendido de identificador.
- Suporte de identificador de 10 bits (máximo de 768 identificadores pendentes (x16) / 512 identificadores pendentes (x8/x4) a qualquer momento, para todas as funções combinadas).
Recursos de depuração IP
- Kit de ferramenta de depuração incluindo os seguintes recursos:
- Informações de status de protocolo e link.
- Recursos de depuração básicos e avançados, incluindo acesso de registro PMA e capacidade de visualização de olhos.
Suporte do driver
- Drivers dispositivo Linux
Métricas de qualidade IP
Básico |
|
---|---|
Ano em que o IP foi lançado |
2021 |
Status |
Preliminar |
Resultados |
|
Os resultados do cliente incluem o seguinte: Arquivo de projeto (código de fonte criptografado ou netlist pós-síntese) Restrições de cronograma e/ou de layout Guia do usuário |
Y Y Y |
Quaisquer resultados de clientes adicionais fornecidos com IP |
Testbench, kit de ferramenta de depuração e exemplos de design |
GUI de parametrização permitindo que o usuário final configure o IP |
Y |
O núcleo de IP está habilitado para o suporte ao Intel FPGA IP Evaluation Mode |
Y |
Idioma da fonte |
Verilog |
Linguagem do banco de testes |
Verilog |
Drivers do software fornecidos |
Y |
Suporte do SO do driver |
Linux |
Implementação |
|
Interface do usuário |
Avalon Streaming, Memória mapeada Avalon |
Metadados IP-XACT |
N |
Verificação |
|
Simuladores suportados |
QuestaSIM, VCS |
Hardware validados |
Intel Agilex série I |
Testes de conformidade padrão da indústria realizados |
Y |
Em caso afirmativo, quais testes? |
PCI-SIG |
Em caso afirmativo, em quais dispositivos Intel FPGA? |
Intel Agilex série I |
Em caso afirmativo, a data da realização |
Abril de 2022 |
Em caso negativo, estão planejados? |
|
Interoperabilidade |
|
O IP sofreu testes de interoperabilidade |
N |
Em caso afirmativo, em quais dispositivos Intel FPGA? |
|
Relatórios de interoperabilidade disponíveis |
Y |
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Documentação
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Recursos adicionais
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