Design de FPGA militar, aeroespacial e governamental
Exemplos de design de RF direto
Veja os vídeos em destaque ou leia os resumos da solução.
Vídeo sobre os recursos de agilidade e banda larga para design do FPGA Intel® Direct série RF
Vídeo de exemplo de design de cockpit ADC/DAC
Vídeo de exemplo de design de canalizador de banda larga
Vídeo de exemplo de design de de formador de feixe com atraso de tempo
Resumos de soluções |
Descrição |
Recursos |
Aplicativos |
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Para ajudar novos usuários a compreender rapidamente as capacidades da FPGA de RF direta e permitir capacidade de avaliação pronta para uso, Altera desenvolveu um conversor analógico para digital (ADC) ou um exemplo de projeto de cockpit de conversor digital para analógico (DAC). Esse design possui uma interface gráfica do usuário (GUI) para explorar e configurar os blocos de blocos analógicos com várias configurações. Isso inclui configurar os modos de decimação ou interpolação de conversores up/down, a frequência do centro, e os sintonizadores finos, a configuração dos modos de loopback, taxa de amostra etc. |
Taxa de amostragem de até 64 GSPS Configuração de NCO Configurações de modos de decimação/interpolação Visualizador de formas de onda ADC Gerador de forma de onda DAC Sincronização multiportas Caracterização de desempenho de RF Kits de desenvolvimento Stratix® 10 AX FPGA e Agilex™ 9 |
Avaliação de ADC/DAC
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| Altera desenvolveu um exemplo de design de canalizador de banda larga para mostrar recursos de FPGA de RF direta. Esse design possui um banco de filtros polifásico desenvolvido usando uma ferramenta de projeto DSP Builder orientada para desenvolvedores de DSP. Os dados do conversor analógico para digital (ADC) são transmitidos para o bloco de canalizador, que inclui um protótipo de filtro polifásico e 64 blocos FFT de 64 fases. | Taxa de amostragem de 64 GSPS Visualizador espectral dinâmico Visualizador de espectrograma DSP Builder Kits de desenvolvimento Stratix® 10 AX FPGA e Agilex™ 9 FPGA |
Contramedidas eletrônicas Equipamentos de teste e medição Sistemas de comunicação |
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| Formador de feixe com atraso de tempo | A formação de feixe com atraso de tempo digital oferece resolução angular arbitrária, feixes simultâneos em diferentes ângulos e não compromete a qualidade. Este design possui um filtro de reamostrador de atraso fracionário de taxa de amostra super no mecanismo de atraso de tempo desenvolvido usando a ferramenta de projeto DSP Builder orientada para desenvolvedores de DSP. Há quatro instâncias do mecanismo de atraso de tempo para suportar quatro feixes simultâneos, onde cada feixe é independente e controlado separadamente. |
Taxa de amostragem de 64 GSPS Matriz de 8 elementos RX 14 feixes com largura de banda de 1,6 GHz Filtro de atraso fracionário Sincronização de matriz faseada RX DSP Builder |
Arranjo ativo eletronicamente verificado (AESA) Radar e sonar Comunicação de banda larga Astronomia de rádio |
| Sincronização de vários dispositivos | Para mostrar a capacidade de sincronização de FPGA Direct RF, Altera desenvolveu um exemplo de projeto de sincronização de vários dispositivos. Esse design demonstra a ligação de latência determinística entre dois nós de conversor analógico-digital (ADC) ou conversor digital para analógico (DAC), usando o protocolo JESD204C subclasse1, o alinhamento de latência e o alinhamento de fase entre diferentes portas em dispositivos locais e remotos. | Taxa de amostragem de 51,2 GSPS Sincronização de matriz faseada RX e TX Interconexão de FPGA determinística |
Arranjo ativo eletronicamente verificado (AESA) Radar e sonar Contramedidas eletrônicas |
| Recursos de banda larga e agilidade | O exemplo de projeto de banda larga e agilidade demonstra a capacidade de salto de frequência no FPGA de RF direto e como essa capacidade, combinada com monitoramento de banda larga, pode ser uma vantagem significativa para certas aplicações. | Suporte para taxa de amostragem de 64 GSPS Receptor primário de banda larga: IBW de 32 GHz Banda estreita secundária: IBW de 4 GHz Salto de frequência de agilidade Fluxo de calibração ADC de agilidade Medição de latência no tempo de execução Visualizador de sinal Kits de desenvolvimento Stratix® 10 AX FPGA e Agilex™ 9 FPGA |
Sistemas de radar Sistemas de guerra eletrônica (EW) Sistemas de comunicação |
| Classificação de formas de onda | FPGA AI Suite pode ser usada no FPGA de projeto para processar um fluxo em tempo real de um sinal analógico. Altera desenvolveu um exemplo de classificação de formas de onda que usa uma rede neural especialmente treinada para classificar o tipo de modulação de sinal de RF. O sinal modulado analógico é amostrado usando um conversor analógico/digital integrado, passando pelo pré-processamento de sinal digital e alimentado no FPGA AI Suite IP, onde a inferência da rede neural é executada. | 1 canal RX no Stratix 10 AX A-Tile no modo x32 em 48 GSPS Aplicativo embarcado usando SoC FPGA com FPGA AI Suite IP Classifique sinais de RF em tempo real usando uma Rede Neural Convolutional com IP FPGA AI Suite e OpenVINO Pré-processamento de streaming com aumento de dados em linha Conjunto de dados EagleNet com 7 classes de forma de onda: AM, FM, CW, OFDM, QPSK, Ramp, Ruído de fundo Kit de desenvolvimento Stratix® 10 AX FPGA |
Radar e contramedidas eletrônicas Sistemas de comunicação |
| Formador de feixe adaptável MVDR | Neste exemplo de projeto, o algoritmo MVDR é implementado. A formação de feixe adaptável MVDR usa métodos de inversão da matriz de amostra (SMI), que determinam os pesos da matriz de antena diretamente a partir da observação. A solução adaptativa é encontrada usando um solucionador linear de decomposição QR implementado em matemática de ponto flutuante na FPGA. Os dados em tempo real são amostrados usando uma série de conversores analógicos/digitais integrados e processados usando IP desenvolvido usando a linguagem DPC++. | Formador de feixe adaptável MVDR Suporta uma variedade de oito elementos Fluxo de SYCL HLS Kit de desenvolvimento Stratix® 10 AX FPGA |
Radar e contramedidas eletrônicas Sistemas de comunicação |
Conteúdo em destaque
Exemplos de design de aplicativos
Os seguintes exemplos de projeto contêm designs altamente parametrizados com simulação ou implementação de hardware trabalhando com uma Altera FPGA placa de desenvolvimento.
Ficha técnica |
Descrição |
Recursos |
Aplicativos |
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O exemplo de projeto de radar marinho mostra a implementação de pipeline de processamento de sinal digital complexo em FPGA Agilex™ 5. A implementação é feita usando a ferramenta DSP Builder que acelera a produtividade do designer e oferece o melhor desempenho de DSP da categoria no FPGA. |
Frequência de operadora de banda X: 9.410 MHz Faixa, largura de pulso, largura de banda e frequência de repetição de pulso configuradas no script de configuração do MATLAB* Formação de feixe TX/RX com varredura de feixe de -60° a 60° GUI do host MATLAB para programação de FPGA, configuração de parâmetros e exibição de padrões de radar Emulação de sinal de radar usando caixa de ferramentas e caixa de ferramentas de sistema de matriz de fase do MATLAB Kit de desenvolvimento Premium 065B do FPGA Agilex™ 5 Série E |
Radar e contramedidas eletrônicas Radar indis meteorológico Detecção e mapeamento remotos |
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Este exemplo de design demonstra a implementação eficiente de um banco de filtros de síntese, conhecido como canalizador inverso. Ele mostra uma implementação parametrizável no DSP Builder que pode ser ajustada para aplicações do usuário final. A operação do banco de filtros é exibida no aplicativo de rádio cognitivo, onde é necessária a reconstrução perfeita do sinal. |
Taxa de amostragem: 4 GSPS Modulação: QPSK / 16QAM / 64QAM Taxa de símbolo: 0,125 / 0,25 / 0,5 / 1,0 / 2,0 / 4,0 GSPS (fator de roll-off: 0,15 / 0,25 / 0,5) Número do canal: 64/128/256 reconfiguráveis em tempo de execução Processamento de frequência para aplicativo de rádio cognitivo Visualizador de sinal Kit de desenvolvimento FPGA Agilex™ 7 |
Processamento de frequência para aplicativo de rádio cognitivo Processamento de áudio e imagem Radar Sistema de guerra eletrônica (EW) |
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Canalizador sobreamostrado com entradas de sobreposição espacial |
Este é um subconjunto de um channelizer oversampling em banda larga SSR A arquitetura de implementação de um Channelizer oversampling pode variar muito, dependendo da taxa de amostra de input. do número de canais e do número de amostras sobrepostas. Nessa arquitetura, o número de canais FFT é baixo e o número de amostras sobrepostas é menor que o número de vias paralelas. Os inputs de overlapping acontecem através de vias paralelas, por isso o termo "sobreposição espacial". |
Arquitetura paralela eficiente Input real ou complexo Relógio ativo independente da taxa de amostragem |
Contramedidas eletrônicas Radar Sistemas de comunicação |
Esse design possui um banco de filtros polifásico desenvolvido usando a ferramenta de projeto DSP Builder orientada para desenvolvedores de DSP. Os dados do gerador de sinal em chip são transmitidos para um bloco de canalizador que inclui o Commutator, Filtros polifásicos, deslocamento circular e bloco FFT. A saída capturada do Channelizer é carregada para o host e apresentada aos espectadores enquanto mostra algumas métricas chave de qualidade de sinal. O design de Channelizer superamostrado inclui um gerador de sinal no chip, que pode fornecer estímulos programáveis para o sistema Channelizer, fazendo com que o exemplo de projeto seja executado sem um gerador de sinal externo e ADC. |
Suporte à taxa de amostragem: 24 GSPS Suporte a 256 canais Infraestrutura de processamento de sinal polifásico Visualização de espectro dinâmico/espectrograma Visualização da forma de onda do domínio de tempo Medições de desempenho de RF Gerador de sinal no chip Kit de desenvolvimento FPGA Agilex™ |
Radar e contramedidas eletrônicas Equipamentos de teste e medição Sistemas de comunicação |
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O design de exemplo de beamforming adaptável MVDR mostra uma implementação eficiente de formação de feixe adaptável no FPGAs. O formador de feixe adaptável atinge a qualidade de sinal ideal pela direção desejada enquanto suprime a interferência da direção indesejada. O MVDR é baseado no método de inversão da matriz de amostra, onde o peso da formação dos feixe são calculados com base na observação direta do ambiente. |
Algoritmo de MVDR Arranjo de fase linear Arranjo de tamanho 8 e 64 Adaptação de multi-feixe (multi-bean) Codificador Intel para interface de programação de aplicativos OpenCL™ (API) (API) Kit de desenvolvimento Arria® 10 FPGA |
Radar Sonar Contramedidas eletrônicas Sistemas de comunicação Conjunto de microfones |
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Channelizer é um receptor de banda larga que divide uma ampla largura de banda em bandas individuais de interesse. Em consequência do ganho de processamento, a baixa relação sinal-ruído (SNR) pode ser detectada de forma confiável em subcanais individuais. |
IP programável de super taxa de amostragem da Transformada Rápida de Fourier (FFT) IP programável de banco de filtros polifásicos FFT otimizadas para amostras de entrada real Interface JESD204B para dispositivos analógicos* de 3GSPS, 14 bits com conversor de canal duplo analógico para digital (ADC) AD9208 Stratix® 10 FPGA |
Sistemas de comunicação de banda larga Sistema de cabo Equipamento de medição |
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| O projeto de exemplo de classificação de forma de onda de radar é construído para reconhecer assinaturas exclusivas de micro-Doppler de diferentes alvos usando um modelo de rede neural de convolução (CNN). | Classificação de micro-Doppler Reconhecimento de forma de onda de radar em tempo real. Distribuição Intel® do kit de ferramentas OpenVINO™ Placa do Kit de desenvolvimento Arria® 10 FPGA |
Veículos autônomos Radar de vigilância para uso militar Robótica |
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Radar de Abertura Sintética (SAR) é uma técnica usada em radares modernos para adquirir imagens de alta resolução de cenas. Altera FPGAs estão permitindo essa tecnologia, mesmo sob restrições rigorosas de SWaP. |
Formação de imagem de retro-projeção global Arquitetura de arranjo eficiente e escalável Ponto flutuante em FPGA Stratix® 10 FPGA |
Radar de Abertura Sintética (SAR) Sonar de Abertura Sintética (SAS) |
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A segmentação semântica é usada em uma variedade de aplicações robóticas auto-navegáveis. Essa ferramenta classifica qual o tipo de objeto que pertence a cada pixel da imagem. Este exemplo mostra a detecção e a segmentação de casas com imagens aéreas. |
Demonstração de segmentação semântica baseada em U-Net Mini. Kit de desenvolvimento FPGA 10 Arria Conjunto de dados SpaceNet Intel® Distribution of OpenVINO™ toolkit |
Aprendizado profundo Navegação Monitoramento óptico Imagens por satélite |
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O exemplo de design de memória digital RF da Monobit demonstra o uso de FPGAs com transceptores de alta velocidade integrados como uma banda larga do estágio front-end. |
Receptor/transmissor Monobit Banda larga instantânea de 12,5 GHz Dithering digital Channelizer digital Stratix® 10 FPGA |
Contramedidas eletrônicas Inteligência de sinal (COMINT/ELINT) Sistemas de comunicação |
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O exemplo de design de segurança baseada em partição demonstra uma maneira segura de atribuir chaves de segurança a várias regiões parciais criptografadas no FPGA. |
Reconfiguração parcial (PR) segura Suporte simultâneo para chave unicamente programável (OTP) e para chave da bateria interna. Ferramenta de segurança QCrypt Configuração de PR a partir de um EPCQ flash Arria® 10 FPGA com o Kit de desenvolvimento SoC |
Centro de dados /multi-locação Automotivo Placas de comunicação comercial segura prontas para uso (COTS) Aplicações que exigem segurança de múltiplos níveis |
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Este exemplo de design demonstra o processamento do doppler de pulso. Em uma aplicação de radar típica, as frequências do Doppler devem ser calculadas e identificadas. Isso é feito calculando a FFT por múltiplos pulsos de radar coerentes. Devido ao padrão inerente de gravação/leitura de memórias dinâmicas, a operação de corner-turn é ineficiente. Este design mostra como mitigar o congestionamento de transmissão causado pela corner-turn. |
Implementação eficiente de corner-turn Ponto fixo e ponto flutuante Exemplo de FFT para Pulso Doppler |
Contramedidas eletrônicas Radar |
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Esse design de referência inclui gerar um sinal de Ruído Gaussiana de Banda Larga usando uma abordagem de poly-phase. O processamento de sinal subsequente permite que você povoe apenas as bandas espectrais com magnitudes definidas por customização para cada banda. |
Fonte de banda larga de Ruído Gaussiana — 2,5 GHz Banco de filtros digital Resolução espectral refinada <2,5 MHz Banda dinâmica e controle de magnitude Processamento de floating-point em FPGA FPGA Arria® 10 Conversor de digital para analógico AD9162 – 5GSPS (DAC) com interface JESD204B |
Contramedidas eletrônicas Radar Sistemas de comunicação Simulações de hardware aceleradas |
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A demonstração de formação de feixe FFT gera simultaneamente múltiplos feixes para filtragem espacial. Isso resulta em um desempenho melhor que é um requisito essencial para sistemas de tempo real. |
IP de FFT programável com taxa de amostra potente Formação de feixe FFT com alvo em arranjo linear Formação de feixe FFT com alvo em arranjo plano |
Radar Radiologia Radioastronomia |
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O exemplo de design Solucionador de decomposição QR é uma implementação parametrizável projetada para solucionar vários tamanhos de matrizes. O algoritmo baseado em QR tem uma boa estabilidade numérica e pode solucionar sistemas de equações sobredeterminadas retangulares. Tal algoritmo é um dos primeiros designs de referência de ponto flutuante complexo destacando a viabilidade e o desempenho de ponto flutuante de IP em FPGA. |
Sistema Solucionador de equação linear IP parametrizável e escalável. Aceleração de transmissão de dados Economia de energia Ponto flutuante |
Algoritmo de radar e sonar STAP Formador de feixe adaptável Computação científica Filtragem adaptativa |
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O Filtro de Kalman Estendido (EKF) é implementado no FPGA SoC Cyclone® V. Ele utiliza uma arquitetura híbrida onde uma parte do algoritmo é descarregada para a camada FPGA para aumentar o desempenho geral do sistema e não sobrecarregar o processador Arm*. |
IP de coprocessador de matriz Duplica o desempenho do sistema de CPU Espaço compacto de FPGA FPGA do SoC Cyclone® V |
Radar e sonar Orientação e navegação Sensores de navegação incercial Fusão de sensores Controle de motor |
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O exemplo de design Solucionador de decomposição Cholesky é uma implementação parametrizável projetada para solucionar vários tamanhos de matrizes. O algoritmo baseado em Cholesky pode resolver casos privados de sistema de equação quadrada de forma mais eficiente do que outros algoritmos como o QR. Tal algoritmo é um dos primeiros designs de referência de ponto flutuante complexo destacando a viabilidade e o desempenho de ponto flutuante de IP em FPGA. |
Sistema Solucionador de equação linear IP parametrizável e escalável. Aceleração de transmissão de dados Economia de energia Ponto flutuante |
Algoritmo de radar e sonar STAP Formador de feixe adaptável Computação científica Filtragem adaptativa |
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está implementado no kitde desenvolvimento de DSP Stratix® V. O verdadeiro atraso de tempo é alcançado por meio de um filtro de atraso fracionário com resolução arbitrária de alta qualidade. O exemplo de design abrange um sistema de radar de pulso simples, mas completo, que transmite e recebe sinais com 32 elementos de arranjo faseado. |
Formação de feixe de banda larga Ângulo de direção arbitrário Design escalável |
Arranjo ativo eletronicamente verificado (AESA) Radar, Sonar Radiotelescópio com arranjo faseado Contramedidas eletrônicas |
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Em um típico radar de pulso, a compressão correlacionada de pulso recebe um sinal com uma forma de onda conhecida para aumentar a resolução de faixa e a SNR (relação sinal-ar). Este exemplo de design demonstra a Compressão de pulso com técnica Overlap-and-Save (sobrepor e salvar). |
Aumento de resolução da faixa de radar de pulso. Aumento de detecção de SNR (detecção de problemas) Convolução rápida baseada em FFT. |
Contramedidas eletrônicas Radar |
Arquivo de vídeo
Segmentação semântica SpaceNet*
Segmentação de imagens de satélite para classificar o tipo de objeto ao qual -pertence cada pixel da imagem. Este exemplo mostra a detecção e segmentação de casas a partir de imagens superiores implementadas no Intel® FPGA.
Design de modelo base
O DSP Builder for Intel® FPGA é uma ferramenta baseada em modelos para sintetizar blocos de processamento DSP e IP no FPGA. Este vídeo mostra o fluxo típico de design do DSP e como o fluxo baseado no DSP Builder fornece ótimo aprimoramento de produtividade para designers de sistemas.
Classificação de forma de onda de radar
Uma das tarefas comuns em aplicativos de defesa é extrair parâmetros e classificar formas de onda. Neste vídeo, mostraremos como o Intel® FPGA foi usado para realizar a classificação de objetos no radar usando retornos de sinal microDoppler.