Design de FPGA militar, aeroespacial e governamental
Exemplos de design de RF direto
Veja os vídeos em destaque ou leia os resumos da solução.
Vídeo sobre os recursos de agilidade e banda larga para design do FPGA Intel® Direct série RF
Vídeo de exemplo de design de cockpit ADC/DAC
Vídeo de exemplo de design de canalizador de banda larga
Vídeo de exemplo de design de de formador de feixe com atraso de tempo
Resumos de soluções |
Descrição |
Recursos |
Aplicativos |
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Para ajudar novos usuários a entender os recursos do FPGA Intel® Direct RF mais rapidamente e permitir recursos de avaliação prontos para uso, a Intel desenvolveu um exemplo de design de cockpit de conversor analógico para digital (ADC) ou digital para analógico (DAC). Este design apresenta uma interface gráfica de usuário (GUI) para explorar e configurar os blocos analógicos com diversas configurações. Isso inclui a configuração dos modos de decimação ou interpolação de conversores para cima/baixo, frequência central de curso e sintonizadores finos, configuração de modos de loopback, taxa de amostragem e assim por diante. |
Taxa de amostragem de até 64 GSPS Configuração de NCO Configurações de modos de decimação/interpolação Visualizador de formas de onda ADC Gerador de forma de onda DAC Sincronização multiportas Caracterização de desempenho de RF Compatível com kits de desenvolvimento FPGA Intel® Stratix® 10 AX e Intel Agilex® 9 |
Avaliação de ADC/DAC |
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Para mostrar os recursos do FPGA Intel® Direct RF, a Intel desenvolveu um exemplo de design de canalizador de banda larga. Este design apresenta um banco de filtros polifásico desenvolvido usando uma ferramenta de design DSP Builder for Intel® FPGAs orientada para desenvolvedores de DSP. Os dados do conversor analógico para digital (ADC) são transmitidos para o bloco canalizador que inclui filtro polifásico protótipo e bloco FFT de 64 fases. | Taxa de amostragem de 64 GSPS Visualizador espectral dinâmico Visualizador de espectrograma DSP Builder para FPGA Intel® Compatível com kits de desenvolvimento FPGA Intel® Stratix® 10 AX e FPGA Intel Agilex® 9 |
Contramedidas eletrônicas Equipamentos de teste e medição Sistemas de comunicação |
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Formador de feixe com atraso de tempo | A formação de feixe com atraso de tempo digital oferece resolução angular arbitrária, feixes simultâneos em diferentes ângulos e não compromete a qualidade. Este design apresenta um filtro resampler de atraso fracionário de taxa de amostragem super no mecanismo de atraso de tempo desenvolvido usando uma ferramenta de design DSP Builder for Intel® FPGAs orientada para desenvolvedores de DSP. Há quatro instâncias do mecanismo de atraso de tempo para suportar quatro feixes simultâneos, onde cada feixe é independente e controlado separadamente. |
Taxa de amostragem de 64 GSPS Matriz de 8 elementos RX 14 feixes com largura de banda de 1,6 GHz Filtro de atraso fracionário Sincronização de matriz faseada RX DSP Builder para FPGA Intel® |
Arranjo ativo eletronicamente verificado (AESA) Radar e sonar Comunicação de banda larga Astronomia de rádio |
Sincronização de vários dispositivos | Para mostrar o recurso de sincronização do FPGA Intel® Direct RF, a Intel desenvolveu um exemplo de design de sincronização de vários dispositivos. Este design demonstra o link de latência determinística entre dois nós do conversor analógico para digital (ADC) ou conversor digital para analógico (DAC) pelo protocolo JESD204C subclass1, alinhamento de latência e alinhamento de fase entre diferentes portas em dispositivos locais e remotos. | Taxa de amostragem de 51,2 GSPS Sincronização de matriz faseada RX e TX Interconexão de FPGA determinística |
Arranjo ativo eletronicamente verificado (AESA) Radar e sonar Contramedidas eletrônicas |
Recursos de banda larga e agilidade | Exemplo de design de recursos de banda larga e agilidade demonstra a capacidade de salto de frequência no FPGA Intel® Direct RF e como esse recurso, combinado com o monitoramento de banda larga, pode ser uma vantagem significativa para certos aplicativos. | Suporte para taxa de amostragem de 64 GSPS Receptor primário de banda larga: IBW de 32 GHz Secundário de banda estreita: IBW de 4GHz Salto de frequência de agilidade Fluxo de calibração ADC de agilidade Medição de latência no tempo de execução Visualizador de sinal Kits de desenvolvimento FPGA Intel® Stratix® 10 AX e FPGA Intel Agilex® 9 |
Sistemas de radar Sistemas de guerra eletrônica (EW) Sistemas de comunicação |
Classificação de formas de onda | O Intel® FPGA AI Suite pode ser usado no design do FPGA para processar um fluxo em tempo real de um sinal analógico. A Intel desenvolveu um exemplo de classificação de formas de onda que mostra como classificar o tipo de modulação de sinal de RF, usando uma rede neural especialmente treinada. O sinal modulado analógico é amostrado usando um conversor analógico/digital integrado, passando pelo pré-processamento de sinal digital e alimentado no Intel FPGA AI Suite IP, onde a inferência de rede neural é executada. | 1x canal RX no Intel® Stratix® 10 AX no modo x32 a 48 GSPS Aplicativo embarcado usando FPGA SoC com Intel FPGA AI Suite IP Classifique os sinais de RF em tempo real usando rede neural convolucional com Intel FPGA AI Suite IP OpenVINO Pré-processamento de streaming com aumento de dados em linha Conjunto de dados EagleNet com 7 classes de forma de onda: AM, FM, CW, OFDM, QPSK, rampa, ruído de fundo Kit de desenvolvimento do FPGA Intel® Stratix 10® AX |
Radar e contramedidas eletrônicas Sistemas de comunicação |
Conteúdo em destaque
Exemplos de design de aplicativos
Os seguintes exemplos de design contêm designs altamente parametrizados com simulação ou implementação de hardware trabalhando com a placa de desenvolvimento FPGA Intel®. Para obter mais informações, entre em contato com o Intel.
Ficha técnica |
Descrição |
Recursos |
Aplicativos |
Data de publicação |
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Banco de filtros de síntese de reconstrução perfeita | Este exemplo de design demonstra a implementação eficiente de um banco de filtros de síntese, conhecido como canalizador inverso. Ele mostra uma implementação parametrizável no DSP Builder para Intel FPGA que pode ser ajustada para aplicativos para usuários finais. A operação do banco de filtros é exibida no aplicativo de rádio cognitivo, onde é necessária a reconstrução perfeita do sinal. | Taxa de amostragem: 4 GSPS Modulação: QPSK / 16QAM / 64QAM Taxa de símbolo: 0,125 / 0,25 / 0,5 / 1,0 / 2,0 / 4,0 GSPS (fator de rolagem: 0,15 / 0,25 / 0,5) Número do canal: 64 / 128 / 256 reconfigurável em tempo de execução Processamento de frequência para aplicativo de rádio cognitivo Visualizador de sinal Kits de desenvolvimento do FPGA Intel Agilex 7 |
Processamento de frequência para aplicativo de rádio cognitivo Processamento de áudio e imagem Radar Sistema de guerra eletrônica (EW) |
janeiro de 2024 |
Canalizador sobreamostrado com entradas de sobreposição espacial | Este é um subconjunto de Channelizer oversampling em banda larga SSR A arquitetura de implementação de um Channelizer oversampling pode variar muito, dependendo da taxa de amostra de input. do número de canais e do número de amostras sobrepostas. Nessa arquitetura, o número de canais FFT é baixo e o número de amostras sobrepostas é menor do que o número de vias paralelas. Os inputs de overlapping acontecem através de vias paralelas, por isso o nome "sobreposição espacial". | Arquitetura paralela eficiente Input real ou complexo Relógio ativo independente da taxa de amostragem |
Contramedidas eletrônicas Radar Sistemas de comunicação |
Novembro de 2023 |
Este design apresenta um banco de filtros polifásico desenvolvido usando uma ferramenta de design DSP Builder for Intel® FPGAs orientada para desenvolvedores de DSP. Os dados do gerador de sinal no chip são transmitidos para o bloco canalizador que inclui comutador, filtros polifásicos, desvio circular e bloco FFT. A saída capturada do canalizador é carregada para o host e apresentada nos visualizadores, mostrando algumas métricas de qualidade de sinal importantes. O design do canalizador com sobreamostragem inclui um gerador de sinal no chip, que pode fornecer estímulo programável ao sistema canalizador, fazendo o exemplo de design ser executado sem gerador de sinal externo e ADC. |
Suporte à taxa de amostragem: 24 GSPS Suporte a 256 canais Infraestrutura de processamento de sinal polifásico Visualização de espectro dinâmico/espectrograma Visualização da forma de onda do domínio de tempo Medições de desempenho de RF Gerador de sinal no chip Kit de desenvolvimento de FPGA Intel® Agilex™ |
Radar e contramedidas eletrônicas Equipamentos de teste e medição Sistemas de comunicação |
Junho de 2022 |
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O design de exemplo de formador de feixe adaptável MVDR mostra a implementação eficiente de formação de feixe adaptável em Intel® FPGAs. Um formador de feixe adaptável atinge a qualidade de sinal ideal pela direção desejada enquanto suprime as interferências da direção indesejada. O MVDR é baseado no método Sample-Matrix-Inversion, onde o peso da formação dos feixe são calculados com base na observação direta do ambiente. | Algoritmo de MVDR Arranjo de fase linear Arranjo de tamanho 8 e 64 Adaptação de multi-feixe (multi-bean) Codificador Intel para interface de programação de aplicações OpenCL™ (API) Kit de desenvolvimento de FPGA Intel® Arria® 10 |
Radar Sonar Contramedidas eletrônicas Sistemas de comunicação Conjunto de microfones |
Julho de 2019 |
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O Channelizer é um receptor de banda-larga que reparte uma ampla banda em bandas de interesse menores. Em consequência do ganho de processamento, o baixo coeficiente de sinais sinal-ruído (SNR) pode ser rapidamente detectado em subcanais individuais. |
IP programável de super taxa de amostragem da Transformada Rápida de Fourier (FFT) IP programável de banco de filtros polifásicos FFT otimizadas para amostras de entrada real Interface JESD204B para dispositivos analógicos* de 3GSPS, 14 bits com conversor de canal duplo analógico para digital (ADC) AD9208 FPGA Intel® Stratix® 10 |
Sistemas de comunicação de banda larga Sistema de cabo Equipamento de medição |
Setembro de 2018 |
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O exemplo de projeto de classificação de forma de onda Intel Radar foi construído para reconhecer assinaturas de micro-Doppler de diferentes alvos usando um modelo de Rede de Convolução Neural (CNN). |
Classificação de micro-Doppler Reconhecimento de forma de onda de radar em tempo real. Distribuição Intel® do kit de ferramentas OpenVINO™ Placa do Kit de desenvolvimento do FPGA Intel® Arria® 10 |
Veículos autônomos Radar de vigilância para uso militar Robótica |
Junho de 2018 |
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Formação de Imagem em Radar de Abertura Sintética (SAR) | Radar de Abertura Sintética (SAR) é uma técnica usada em radares modernos para adquirir imagens de alta resolução de cena. Os FPGAs Intel® estão habilitando tal tecnologia, mesmo sob fortes restrições de SWaP. | Formação de imagem de retro-projeção global Arquitetura de arranjo eficiente e escalável Ponto flutuante em FPGA FPGA Intel® Stratix® 10 |
Radar de Abertura Sintética (SAR) Sonar de Abertura Sintética (SAS) |
Abril de 2018 |
A segmentação semântica é usada em uma variedade de aplicações robóticas auto-navegáveis. Essa ferramenta classifica qual o tipo de objeto que pertence a cada pixel da imagem. Este exemplo mostra a detecção e a segmentação de casas com imagens aéreas. |
Demonstração de segmentação semântica baseada em U-Net Mini. Kit de desenvolvimento de FPGA Intel® Arria® 10 Conjunto de dados SpaceNet Intel® Distribution of OpenVINO™ toolkit |
Aprendizagem profunda Navegação Monitoramento óptico Imagens por satélite |
Abril de 2018 |
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Exemplo de design de memória RF digital monobit demonstra o uso de transceptores integrados de alta velocidade Intel® FPGA como um estágio do front-end de banda larga. |
Receptor/transmissor Monobit Banda larga instantânea de 12,5 GHz Dithering digital Channelizer digital FPGA Intel® Stratix® 10 |
Contramedidas eletrônicas Inteligência de sinal (COMINT/ELINT) Sistemas de comunicação |
Março de 2017 |
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O exemplo de design de segurança baseada em partição demonstra uma maneira segura de atribuição de chaves de segurança a múltiplas regiões parciais criptografadas no Intel® FPGA. |
Reconfiguração parcial (PR) segura Suporte simultâneo para chave unicamente programável (OTP) e para chave da bateria interna. Ferramenta de segurança Qcrypt Configuração de PR a partir de um EPCQ flash Kit de desenvolvimento de FPGA Intel® Arria® 10 com SoC |
Centro de dados /multi-locação Automotivo Placas de comunicação comercial segura prontas para uso (COTS) Aplicações que exigem segurança de múltiplos níveis |
Março de 2017 |
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Pulso Doppler | Este exemplo de design demonstra o processamento do Pulso Doppler. Em uma aplicação de radar típica, há um requisito para calcular e identificar as frequências Doppler. Isso é feito calculando a FFT por múltiplos pulsos de radar coerentes. Devido ao padrão inerente de gravação/leitura de memórias dinâmicas, a operação de corner-turn é ineficiente. Este design mostra como mitigar o congestionamento de transmissão de dados resultante de um corner-turn. |
Implementação eficiente de corner-turn Ponto fixo e ponto flutuante Exemplo de FFT para Pulso Doppler |
Contramedidas eletrônicas Radar |
Outubro de 2016 |
Esse design de referência inclui a geração de sinal de Ruído Gaussiana de Banda Larga usando uma abordagem de poly-phase. O processamento de sinal subsequente permite que você ocupe apenas as bandas espectrais com magnitude definida por customização para cada banda. | Fonte de banda larga de Ruído Gaussiana — 2,5 GHz Banco de filtros digital Resolução espectral refinada <2,5 MHz Banda dinâmica e controle de magnitude Processamento de floating-point em FPGA FPGA Intel® Arria® 10 Conversor de digital para analógico AD9162 – 5GSPS (DAC) com interface JESD204B |
Contramedidas eletrônicas Radar Sistemas de comunicação Simulações de hardware aceleradas |
Junho de 2016 | |
A demonstração de formação de feixe FFT gera simultaneamente múltiplos feixes para filtragem espacial. Isso resulta em um desempenho melhor que é um requisito essencial para sistemas de tempo real. |
IP de FFT programável com taxa de amostra potente Formação de feixe FFT com alvo em arranjo linear Formação de feixe FFT com alvo em arranjo plano |
Radar Radiologia Radioastronomia |
Abril de 2016 |
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O exemplo de design Solucionador de decomposição QR é uma implementação parametrizável projetada para solucionar vários tamanhos de matrizes. O algoritmo baseado em QR tem uma boa estabilidade numérica e pode solucionar sistemas de equações sobredeterminadas retangulares. Tal algoritmo é um dos primeiros designs de referência de ponto flutuante complexo destacando a viabilidade e o desempenho de ponto flutuante de IP em FPGA. |
Sistema Solucionador de equação linear IP parametrizável e escalável. Aceleração de transmissão de dados Economia de energia Ponto flutuante |
Algoritmo de radar e sonar STAP Formador de feixe adaptável Computação científica Filtragem adaptativa |
Abril de 2014 |
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O Filtro de Kalman Estendido (EKF) é implementado no SoC Cyclone® V. Ele utiliza uma arquitetura híbrida onde uma parte do algoritmo é descarregada para a camada FPGA para aumentar o desempenho geral do sistema e não sobrecarregar o processador Arm*. | IP de coprocessador de matriz Duplica o desempenho do sistema de CPU.† Espaço compacto de FPGA SoC Cyclone V |
Radar e sonar Orientação e navegação Sensores de navegação incercial Fusão de sensores Controle de motor |
Fevereiro de 2014 |
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Solucionador linear com decomposição Cholesky | O exemplo de design Solucionador de decomposição Cholesky é uma implementação parametrizável projetada para solucionar vários tamanhos de matrizes. O algoritmo baseado em Cholesky pode resolver casos privados de sistema de equação quadrada de forma mais eficiente do que outros algoritmos como o QR. Tal algoritmo é um dos primeiros designs de referência de ponto flutuante complexo destacando a viabilidade e o desempenho de ponto flutuante de IP em FPGA. |
Sistema Solucionador de equação linear IP parametrizável e escalável. Aceleração de transmissão de dados Economia de energia Ponto flutuante |
Algoritmo de radar e sonar STAP Formador de feixe adaptável Computação científica Filtragem adaptativa |
Fevereiro de 2014 |
O exemplo de formação de feixe digital com atraso de tempo está implementado no kit de desenvolvimento de DSP Stratix V. O verdadeiro atraso de tempo é alcançado por meio de um filtro de atraso fracionário com resolução arbitrária de alta qualidade. O exemplo de design abrange um sistema de radar de pulso simples, mas completo, que transmite e recebe sinais com 32 elementos de arranjo faseado. |
Formação de feixe de banda larga Ângulo de direção arbitrário Design escalável |
Arranjo ativo eletronicamente verificado (AESA) Radar, Sonar Radiotelescópio com arranjo faseado Contramedidas eletrônicas |
Fevereiro de 2014 |
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Em um típico radar de pulso, a compressão correlacionada de pulso recebe um sinal com uma forma de onda conhecida para aumentar a resolução de faixa e a SNR (relação sinal-ruído). Este exemplo de design demonstra a Compressão de pulso com técnica Overlap-and-Save (sobrepor e salvar). | Aumento de resolução da faixa de radar de pulso. Aumento de detecção de SNR (relação sinal-ruído) Convolução rápida baseada em FFT. |
Contramedidas eletrônicas Radar |
Dezembro de 2013 |
Arquivo de vídeo
Segmentação semântica SpaceNet*
Segmentação de imagens de satélite para classificar o tipo de objeto ao qual -pertence cada pixel da imagem. Este exemplo mostra a detecção e segmentação de casas a partir de imagens superiores implementadas no Intel® FPGA.
Design de modelo base
O DSP Builder for Intel® FPGA é uma ferramenta baseada em modelos para sintetizar blocos de processamento DSP e IP no FPGA. Este vídeo mostra o fluxo típico de design do DSP e como o fluxo baseado no DSP Builder fornece ótimo aprimoramento de produtividade para designers de sistemas.
Classificação de forma de onda de radar
Uma das tarefas comuns em aplicativos de defesa é extrair parâmetros e classificar formas de onda. Neste vídeo, mostraremos como o Intel® FPGA foi usado para realizar a classificação de objetos no radar usando retornos de sinal microDoppler.