Componentes Intel® eASIC™ N5X

As inovações emergentes de hoje em 5G sem fio, nuvem e armazenamento, IA e aplicativos de borda exigem uma ampla variedade de equipamentos novos e não existe mais um padrão único. Os dispositivos Intel® eASIC™ N5X proporcionam uma solução inovadora para lógica personalizada que oferece potência de núcleo até 50% menor1 com menor custo unitário2 em comparação com os FPGAs, ao mesmo tempo em que oferecem tempo de comercialização mais rápido e menores custos de engenharia não recorrentes quando comparados a ASICs baseados em células.3 4

Somente a Intel permite o contínuo completo de lógica personalizada de FPGAs, ASICs estruturados e ASICs para criar equipamentos sob medida para os desafios exclusivos do tempo para comercialização (TTM), custo, potência, volume, desempenho e requisitos de flexibilidade.

Componentes Intel® eASIC™ N5X

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Informações de produto e desempenho

1

Até 50% menos energia com o mesmo desempenho em comparação com o FPGA — estimativa de energia concluída pela Intel em 28 de julho de 2020. Energia estimada com o Software de projeto Intel® Quartus® Prime 20.3 para FPGAs Intel® Agilex™ e projeções pré-silício para dispositivos N5X. O dispositivo FPGA é o FPGA Intel® Agilex™ AGF014 e o dispositivo Intel® eASIC™ N5X é N5X047. As taxas usadas de clock de lógica e de memória são de 500 MHz, e as taxas de alternância são 33% para lógica e 50% para memória para ambos os dispositivos.

2

Custo por unidade mais baixo comparado ao FPGA — o custo por unidade é baseado em lógica equivalente, memória, E/S e transceptor implementado em FPGAs Intel® e dispositivos Intel® eASIC™ utilizando o mesmo tamanho de pacote. Os seus custos e resultados podem variar.

3

Metade do tempo de desenvolvimento comparado ao ASIC — tempo de desenvolvimento comparado com o ASIC baseado em células em nó de processo semelhante.

4

Menos recursos de NRE e engenharia — os custos de NRE e engenharia são menores em comparação com o ASIC de células padrão por haver menos personalizações de camada de máscara e menos etapas de design usando arranjos de base pré-definidos em ASICs estruturados. Os seus custos e resultados podem variar.