FPGA e FPGA SoC Cyclone® V
Os FPGAs Cyclone® V possuem menor potência total em comparação com a geração anterior, recursos de integração lógica eficientes, variantes com transceptor integrado, e variantes de FPGA SoC com um hard processor system (HPS) baseado em ARM*. A família de produtos é recomendada para aplicativos e projetos centrados na borda da Intel.
Escolha entre as seguintes variantes: FPGAs Cyclone® V E somente com lógica, FPGAs Cyclone® V GX com transceptores de 3,125 Gbps, FPGAs Cyclone® V GT com transceptores de 6,144 Gbps, FPGAs SoC Cyclone® V SE com hard processor system (HPS) baseado em ARM* e lógica, FPGAs SoC Cyclone® V SX com HPS baseado em ARM* e transceptores de 3,125 Gbps e FPGAs SoC Cyclone® V ST com HPS baseado em ARM* e transceptores de 6,144 Gbps.
Consulte também: software de projeto, loja de projetos, downloads, comunidade e suporte para o FPGA
FPGA e FPGA SoC Cyclone® V
Arquitetura da família
Arquitetura do Cyclone® V
Os FPGAs Cyclone® V continuam a tradição da família de dispositivos Intel® Cyclone® de uma combinação sem precedentes de baixo consumo de energia, alta funcionalidade e baixo custo. O FPGA Cyclone® V agora inclui um hard processor system (HPS) integrado opcional — consistindo de processadores, periféricos e controlador de memória — com a malha do FPGA usando um backbone de interconexão com alta largura de banda. A combinação do HPS com a malha de FPGA de 28 nm e baixa potência da Intel oferece o desempenho e o ecossistema de um processador ARM* de nível de aplicação com a flexibilidade, baixo custo e baixo consumo de energia dos FPGAs Cyclone® V.
A arquitetura do núcleo do FPGA Cyclone® V é composta por:
- Até 300 mil elementos lógicos (LEs) equivalentes dispostos como colunas verticais de módulos de lógica adaptativa (ALMs).
- Até 12 Mb de memória embarcada dispostos em blocos de 10 Kb (M10K).
- Até 1,7 Mb de blocos de matriz lógica de memória (MLABs) distribuídos.
- Até 342 blocos de processamento de sinal digital (DSP) de precisão variável que podem implementar até 684 multiplicadores embarcados de 18x18.
- Oito malhas de captura de fase (PLLs) fracionárias para síntese de clock.
Todos esses recursos lógicos são interconectados através de uma rede de clocking altamente flexível, com mais de 30 árvores de clock globais e uma versão otimizada para consumo de energia da arquitetura de roteamento de alto desempenho MultiTrack da Intel.
Suporte flexível para interfaces
Os FPGAs Cyclone® V oferecem suporte flexível para interfaces com até 12 transceptores de 5 Gbps no lado esquerdo da matriz. A malha central de lógica e roteamento é cercada por elementos de E/S e PLLs. Os dispositivos Cyclone® V têm de duas a oito PLLs. Os elementos de E/S suportam LVDS de 840 MHz e 800 Mbps da largura de banda de memória externa. Esses elementos de E/S oferecem suporte para todos os padrões convencionais de E/S diferencial e de terminação única, incluindo LVTTL de 3,3 V com capacitância de carga interna de até 16 mA.
Blocos de Hard IP abundantes
Os FPGAs Cyclone® V incluem blocos de Hard IP, como um HPS baseado em ARM, até dois blocos de Hard IP PCI Express* (PCIe*), e até dois controladores de memória físicos multiportas. O bloco de Hard IP PCIe suporta larguras de até quatro vias para Gen1 e quatro vias para Gen2, e agora inclui suporte multifuncional. O suporte multifuncional permite que até oito periféricos compartilhem um único link PCIe com mapa de memória e registradores de controle e status (CSRs) individuais para simplificar o desenvolvimento de drivers de software. O controlador de memória física multiportas pode arbitrar entre até seis diferentes mestres, e oferece reordenação de comandos e dados para maximizar a eficiência de seu link DRAM.
Segurança de projeto
Para proteger seus valiosos investimentos em propriedade intelectual, os FPGAs Cyclone® V também oferecem a mais abrangente proteção de projeto disponível em FPGAs, incluindo criptografia de fluxo de bits Advanced Encryption Standard (AES) de 256 bits, proteção de portas JTAG, oscilador interno, zeroização (limpeza ativa), e recursos de verificação de redundância cíclica (CRC).
Conectividade
Controlador de memória multiportas
O bloco de Hard IP do controlador de memória multiportas traz um novo nível de produtividade e vantagem no tempo de comercialização. Os recursos avançados para suportar reordenação de comandos e dados aumentam significativamente a eficiência da sua interface DRAM. O controlador de memória multiportas facilita o fechamento de temporização e reduz a contagem de E/S, permitindo que até seis funções compartilhem um único dispositivo de memória, economizando assim o espaço da PCB e aumentando a eficiência do barramento. Como resultado, você economiza tempo, custos de sistema e energia.
A propriedade intelectual do controlador de memória multiportas suporta os seguintes recursos:
- Parâmetros de temporização configuráveis pelo usuário definidos durante a compilação ou durante a operação do FPGA.
- Suporte para dispositivo de memória de até 4 Gb por chip select.
- Dois chip selects.
- Largura de memória configurável de 8, 16, 24, 32, e 40 bits
- Suporte para código de correção de erros (ECC) físico para larguras de dados de 16 bits e 32 bits.
- Configuração flexível de portas da interface da malha com até seis portas de comando e até 256 bits de dados.
- Ligação de dois controladores para atender aplicativos com maior largura de banda criando uma memória virtual de x64.
- Economia de energia na DRAM, incluindo atualização automática e desligamento profundo.
O controlador de memória multiportas consiste em dois blocos principais, conforme mostrado no diagrama "Arquitetura do controlador de memória multiportas":
- Frontend multiportas — gerencia a arbitragem de leitura e gravação em memória entre até seis mestres.
- PHY — faz a interface entre o controlador de memória e os dispositivos de memória. Executa as operações reais de leitura e gravação na memória externa.
O frontend multiportas oferece os seguintes recursos de arbitragem e reordenação:
- Reordenação de comandos e dados para aumentar a eficiência do barramento.
- Execução fora de ordem dos comandos da DRAM.
- Detecção de colisão e retorno em ordem dos resultados.
- Suporte para prioridade dinamicamente configurável com agendamento de prioridade absoluta e relativa.
A interface PHY no controlador de memória multiportas oferece os seguintes recursos de calibração para sequenciamento de dados e controle de temporização:
- Buffer FIFO de leitura reforçado no caminho do registrador de entrada.
- Registradores de DDR dedicados nos elementos de E/S.
- Atrasos de correção dinâmica de erros de sincronismo com resolução de 25 ps para otimizar a janela de amostragem.
- Circuitos de ajuste de sincronismo para permitir a calibração de caminho total da lógica do FPGA ao dispositivo de memória nos caminhos de leitura e gravação.
- Calibração de terminação em chip para limitar a variação da impedância da terminação.
- Terminação dinâmica em chip para alternar entre terminação serial e paralela para uma integridade de sinal ideal.
- Cadeia de atraso de DLL para mudanças de fase de DQS compensadas pela temperatura.
O Hard IP do controlador de memória multiportas no FPGA Cyclone® V suporta DR3 SDRAM, DDR2 SDRAM, e LPDDR2 (suporte apenas para single-rank). O FPGA Cyclone® V também suporta os controladores de memória lógicos para as interfaces de memória mencionadas.
Potência
Consumo de energia do Cyclone® V em comparação com FPGAs da geração anterior
Otimizações de silício e arquitetura
A Intel tomou medidas significativas para reduzir o consumo de energia nos FPGAs Cyclone® V, incluindo o uso da tecnologia de processo de 28 nm de baixo consumo, tensão do núcleo reduzida, seleção diligente de transistores de baixa VT e alta VT para reduzir a potência estática, capacitância de porta mais baixa, arquitetura de transceptor otimizada para consumo de energia, e uma quantidade maior de blocos de Hard IP. Por exemplo, o novo bloco de Hard IP do controlador de memória multiportas e o bloco de Hard IP PCI Express* consomem menos de 10% e 20% das suas implementações em lógica soft, respectivamente. Esses blocos, juntamente com blocos de transceptor, podem ser desligados se não forem utilizados, fornecendo um mecanismo para reduzir ainda mais o consumo de energia total do seu projeto.
Benefícios do baixo consumo de energia
A combinação de maior integração e um FPGA Cyclone® V com baixo consumo de energia resulta em benefícios de nível de sistema significativos para uma variedade de aplicações:
Dispositivos portáteis alimentados por bateria
Ambientes com restrição de espaço e outros ambientes termicamente desafiadores.
Aplicações sensíveis ao preço onde sistemas de resfriamento não são econômicos.
Estimativas e análise de consumo de energia precisas
A Intel facilita estimativas e análises de potência, desde o conceito do projeto até a implementação, com as ferramentas de projeto de gerenciamento de energia mais precisas e completas do setor. A Intel oferece os seguintes recursos de estimativa e análise de potência:
- Estimadores de consumo de energia inicial.
- Tecnologia de análise e otimização de energia do Software Intel® Quartus® Prime.
- Centro de recursos de gerenciamento de energia.
Ao projetar, é possível usar o estimador de consumo de energia inicial (EPE) durante a fase de conceito do projeto e o analisador de consumo de energia durante a implementação do projeto. O EPE é uma ferramenta de análise baseada em planilhas que permite um escopo inicial da potência com base na seleção de dispositivo e pacote, nas condições de operação e na utilização do dispositivo. Os modelos de consumo de energia no EPE são correlacionados com o silício, garantindo uma estimativa precisa do consumo de energia do seu projeto.
O analisador de consumo de energia é uma ferramenta de análise de consumo de energia muito mais detalhada que usa o posicionamento e o roteamento, a configuração lógica e formas de onda simuladas do projeto para estimar a potência dinâmica com maior precisão. O analisador de consumo de energia, no agregado, oferece uma precisão aproximada de 10% quando usado com informações de projeto precisas. Os modelos de consumo de energia do Software Intel® Quartus® Prime são correlacionados com as medidas do silício com base em mais de 5.000 configurações de teste por circuito.
Em todo o processo de projeto, o Centro de recursos de gerenciamento de energia oferece informações úteis sobre consumo de energia, gerenciamento térmico e gerenciamento de fonte de alimentação.
Otimização do Software Intel® Quartus® Prime
Os detalhes de implementação do projeto podem melhorar o desempenho, minimizar a área e reduzir o consumo de energia. Historicamente, as concessões de desempenho e área tem sido automatizadas no nível de transferência entre registradores (RTL) através do fluxo de projeto de posicionamento e roteamento. A Intel assumiu uma posição de liderança ao trazer a otimização do consumo de energia para o fluxo de projeto. As ferramentas de otimização do Software Intel® Quartus® Prime usam automaticamente os recursos da arquitetura Cyclone® V para reduzir ainda mais o consumo de energia, resultando em um consumo total de energia até 10% menor quando habilitadas.
A otimização do Software Intel® Quartus® Prime possui muitas otimizações automáticas do consumo de energia que são transparentes, mas fornece uma utilização ideal dos detalhes da arquitetura do FPGA para minimizar o consumo de energia, incluindo:
- Transformação dos principais blocos funcionais
- Mapeamento da RAM para que use menos energia
- Reestruturação da lógica para reduzir a potência dinâmica
- Seleção correta de entradas lógicas para minimizar a capacitância em redes com alta alternância
- Redução da área e da necessidade de fiação para a lógica do núcleo, de modo a minimizar a potência dinâmica no roteamento
- Modificação do posicionamento para reduzir a potência de clocking
Hard Processor System do SoC Cyclone® V
Backbone de interconexão de HPS para FPGA com alta largura de banda
Embora o HPS e o FPGA possam operar de forma independente, eles são fortemente acoplados por meio de uma interconexão de sistema com alta largura de banda baseada em pontes de barramento ARM* AMBA AXI de alto desempenho. Os controladores de barramento IP primários na malha do FPGA têm acesso aos controladores de barramento secundários do HPS através da interconexão de FPGA para HPS Da mesma forma, os controladores de barramento primários do HPS têm acesso aos controladores de barramento secundários na malha do FPGA através da ponte de HPS para FPGA. Ambas as pontes são compatíveis com AMBA AXI-3 e suportam transações simultâneas de leitura e gravação. Até seis controladores primários no FPGA podem compartilhar o controlador SDRAM do HPS com o processador. Além disso, o processador pode ser usado para configurar a malha do FPGA sob o controle de programa através de uma porta de configuração de 32 bits dedicada.
- HPS para FPGA: interface AMBA AXI configurável de 32, 64, ou 128 bits.
- FPGA para HPS: interface AMBA AXI configurável de 32, 64, ou 128 bits.
- FPGA para controlador SDRAM do HPS: até 6 portas de comando, 4 portas de dados de leitura de 64 bits e 4 portas de dados de gravação de 64 bits.
- Gerenciador de configuração do FPGA de 32 bits.
Recursos do HPS
Processador dual-core ARM* Cortex-A9 MPCore de 925 MHz. Cada núcleo do processador inclui:
- Cache de instruções L1 de 32 KB, cache de dados L1 de 32 KB
- Unidade de ponto flutuante de precisão simples e dupla, e mecanismo de mídia NEON*
- Tecnologia de depuração e rastreamento CoreSight*
- Cache L2 compartilhado de 512 KB
- Scratch-RAM de 64 KB
- Controlador SDRAM multiportas com suporte para DDR2, DDR3 e LPDDR2 com suporte opcional para código de correção de erros (ECC)
- Controlador de acesso direto à memória (DMA) de 8 canais
- Controlador flash QSPI
- Controlador flash NAND com DMA
- Controlador SD/SDIO/MMC com DMA
- 2x controles de acesso à mídia (MAC) Ethernet de 10/100/1000 com DMA
- 2x Controlador USB On-the-Go (OTG) com DMA
- 4x Controlador I2C
- 2x UART
- 2x periféricos primários com interface serial periférica (SPI), 2x periféricos secundários com SPI
- Até 134 portas de E/S de uso geral (GPIO)
- 7x temporizadores de uso geral
- 4x temporizadores de watchdog
FPGAs Cyclone® V GX: Visão geral do transceptor
Nem todos os transceptores de baixo custo são criados iguais. A família de FPGAs Cyclone® V da Intel tem uma flexibilidade que ajuda a utilizar plenamente todos os recursos de transceptor disponíveis e manter projetos em um dispositivo de menor tamanho e custo. Os FPGAs Cyclone® V oferecem a maior flexibilidade na implementação de protocolos independentes, implementando protocolos proprietários com blocos de construção físicos, tudo com o menor consumo de energia possível.
Ao oferecer os FPGAs de menor custo e menor consumo do mercado, a família de FPGAs Cyclone® V da Intel ampliam a série de FPGAs Cyclone®. A liderança em transceptores da Intel é reafirmada com a entrega real de portas de E/S de transceptor funcionais em um projeto de FPGA. Assista o vídeo abaixo para ver os FPGAs Cyclone® V em ação.
Os FPGAs Cyclone® V oferecem duas variantes para atender às suas necessidades de projeto, os FPGAs Cyclone® V GX com transceptores de até 3,125 G e os FPGAs Cyclone® V GT com transceptores de 6,144 G.
Principais recursos do transceptor
- Até doze transceptores suportando taxas de dados de 600 Mbps a 3,125 Gbps ou 6,144 Gbps.
- Datapath de transceptor flexível e fácil de configurar para implementar protocolos padrão do setor e proprietários.
- Configurações de pré-ênfase programáveis e tensão de saída diferencial (VOD) ajustável para integridade de sinal (SI) aprimorada.
- Equalização de receptor controlada pelo usuário para compensar perdas dependentes de frequência no meio físico.
- Reconfiguração dinâmica do transceptor para suportar vários protocolos e taxas de dados no mesmo canal sem reprogramar o FPGA.
- Suporte para recursos de protocolo como clocks de espalhamento de espectro em configurações PCI Express* (PCIe*), interface de rádio pública comum (CPRI), DisplayPort, V-by-One, e SATA.
- Circuitos dedicados compatíveis com a interface física para PCI Express*, XAUI e Ethernet Gbps (GbE).
- Interface PIPE que se conecta diretamente ao Hard IP PCIe* Gen1 (2,5 Gbps) e Gen2 (5 Gbps) embarcado para suportar aplicações de endpoint ou rootport x1, x2, ou x4 compatíveis com PCI-SIG*.
- Ordenamento de bytes integrado para que um quadro ou pacote sempre comece em uma via conhecida.
- Codificador e decodificador 8B/10B que executa codificação de 8 bits para 10 bits e decodificação de 10 bits para 8 bits.
- Reguladores de alimentação na matriz para bomba de carga para malha de captura de fase (PLL) de transmissão e recepção, e oscilador controlado por tensão (VCO) para uma imunidade a ruídos superior.
- Desacoplamento de fonte de alimentação em chip para satisfazer requisitos de correntes transitórias em frequências superiores, o que reduz a necessidade de capacitores de desacoplamento na placa.
- Recursos de diagnóstico como loopback serial, loopback paralelo, loopback serial reverso e capacidade para loopback primário e secundário no bloco de Hard IP PCIe* compatível com PCI-SIG*.
O diagrama de blocos de PCS mostra os transceptores do FPGA Cyclone® V, o anexo de meio físico (PMA) e a subcamada de codificação física (PCS). Os blocos dentro da PCS podem ser contornados, dependendo dos seus requisitos.
Figura 1. Diagrama de blocos dos transceptores, do PMA e da PCS do FPGA Cyclone® V
Recursos adicionais
Explore mais conteúdo relacionado a dispositivos Intel® FPGA, como placas de desenvolvimento, propriedade intelectual, suporte e muito mais.
Recursos de suporte técnico
Centro de recursos para treinamento, documentação, downloads, ferramentas e opções de suporte.
Placas de desenvolvimento
Comece agora com nosso FPGA e acelere seu tempo de comercialização com hardware e projetos validados pela Intel.
Propriedade Intelectual
Encurte o ciclo dos seus projetos com um amplo portfólio de núcleos de IP validados pela Intel e projetos de referência.
Design de software FPGA
Explore o software Quartus Prime e nosso conjunto de ferramentas que aprimoram a produtividade para ajudar a concluir rapidamente seus projetos de hardware e software.
Contato de Vendas
Entre em contato com a equipe de vendas para suas necessidades de projeto e aceleração de produtos Intel® FPGA.
Onde comprar
Entre em contato com um Distribuidor Autorizado Intel® hoje mesmo.