Kit de desenvolvimento de integridade do sinal do transceptor Stratix® V GX

O Kit de desenvolvimento da integridade do sinal (SI) do transceptor Stratix® V GX oferece uma plataforma para testes de conformidade elétrica e análise de interoperabilidade. A acessibilidade a vários canais permite análise real como implementada no sistema com canais de transceptor disponíveis através de conectores SMA e de backplane populares. Você pode usar este kit de desenvolvimento para executar as seguintes tarefas:

• Avaliar o desempenho do link do transceptor de 600 Mbps a 12,5 Gbps
• Gerar e verificar padrões pseudoaleatórios de sequência binária (PRBS) através de uma GUI de fácil utilização (não requer o Software Intel® Quartus® Prime)
• Acessar equalização avançada para ajustar as configurações do link para uma taxa de erro de bits ideal (BER)
• Realizar análise de jitter
• Verificar a conformidade do anexo de meio físico (Physical Medium Attachment — PMA) com 10GbE, 10GBASE-KR, PCI Express* (PCIe) (Gen1, Gen2, e Gen3), Serial RapidIO*, Gigabit Ethernet, Ethernet XAUI de 10-Gigabit, Common Electrical I/O (CEI) 6G, CEI-11G, interface serial digital de alta definição (HD-SDI), Interlaken, e outros padrões importantes.
• Usar os conectores de backplane de alta velocidade integrados para avaliar o desempenho do backplane personalizado e avaliar o BER do link

Nota:

O comprador declara que é um desenvolvedor de produto, desenvolvedor de software ou integrador de sistemas, e reconhece que este produto é um kit de avaliação, não autorizado por FCC, e está disponibilizado apenas para avaliação e desenvolvimento de software e que não pode ser revendido.

Conteúdo do kit de desenvolvimento

O Kit de desenvolvimento da integridade do sinal do transceptor para Stratix® V GX possui os seguintes recursos:

• Placa de desenvolvimento Stratix® V GX
  
• Dispositivo em destaque
• 5SGXEA7N2F40C2N
• Status de configuração e elementos de instalação
• JTAG
• Intel® FPGA Download Cable integrado
• Configuração paralela passiva rápida (FPP) com o dispositivo MAX® II e memória flash
• Armazenamento de arquivos de configuração dupla
• Circuitos de medição de temperatura (temperatura do núcleo e ambiente)
• Relógios
• Osciladores programáveis de 50 MHz, 125 MHz (valores predefinidos: 624 MHz, 644,5 MHz, 706,25 MHz e 875 MHz)
• Conectores SMA para fornecer um clock diferencial externo para o clock de referência do transceptor
• Conectores SMA para fornecer um clock diferencial externo para a malha do FPGA
• Conectores SMA para produzir uma saída de clock diferencial a partir do pino de saída do loop de bloqueio de fase (PLL) do FPGA
• Entrada/saída geral do usuário
• PHY Ethernet de 10/100/1000 Mbps (RGMII) com conector RJ-45 (cobre)
• LCD de 16x2 caracteres
• Um comutador DIP de 8 posições
• Oito LEDs do usuário
• Quatro botões do usuário
• Dispositivos de memória
• Memória flash de sincronização de 128 megabytes (MB) (principalmente para armazenar as configurações do FPGA)
• Interfaces seriais de alta velocidade
• Sete canais de transceptor full-duplex roteados para conectores SMA
• Traço curto roteado em uma micro-strip
• Seis canais de strip-line em que todos os comprimentos de traço são combinados entre canais
• 21 canais de transceptor full-duplex roteados para o conector do backplane
• Sete canais para o conector Molex* Impact*
• Sete canais para Amphenol* XCedee*
• Sete canais para a pegada do Tyco Strada* Whisper* (o conector não é populado)
• Potência
• Entrada CC de notebook
• Ajuste de margens de tensão
• Conteúdo de software do Kit de desenvolvimento de SI do transceptor Stratix® V GX
• Suíte de projeto completa da Intel (download da Central de downloads para FPGAs)
• O Software Intel® Quartus® Prime inclui suporte para FPGAs Stratix® V
• Licença de um ano incluída
• Embedded Design Suite Nios® II
• A Biblioteca de propriedade intelectual (IP) Intel® FPGA inclui PCIe, Ethernet de velocidade tripla, interface serial digital (SDI), e núcleos Intel® FPGA IP com Controlador de alto desempenho SDRAM DDR3
• Avaliação de IP disponível através do Intel® FPGA IP Evaluation Mode
• Portal de atualização de placa
• Inclui servidor web Nios® II e atualização remota do sistema
• Sistema de teste de placa baseado em GUI
• Interfaces para PC via JTAG
• Configurações PMA controladas pelo usuário (pré-ênfase, equalização e assim por diante)
• Indicação do status (erros, BER, e assim por diante)
• Documentação completa
• Guia do usuário
• Manual de referência
• Esquemáticas de placa e arquivos de projeto de layout