Software de projeto Quartus® Prime
O ambiente intuitivo de design de alto desempenho. Da entrada e síntese até a otimização, verificação e simulação do projeto, o Software de projeto Quartus® Prime proporciona funcionalidades aprimoradas em dispositivos com vários milhões de elementos lógicos, fornecendo aos projetistas a plataforma ideal para atender às perspectivas de projeto de última geração.
Plataform Designer
O Platform Designer é uma ferramenta de integração de sistemas no Software Quartus® Prime que gera automaticamente a lógica de interconexão para conectar funções de propriedade intelectual (IP) e subsistemas, economizando tempo e esforço significativos no processo de design do FPGA.
Design baseado em blocos
Projete, implemente e verifique blocos de núcleo ou de periferia uma vez e reutilize esses blocos várias vezes em diferentes projetos que utilizam o mesmo dispositivo.
Reconfiguração parcial
Reconfigure uma parte do FPGA dinamicamente enquanto o design do FPGA remanescente continua funcionando.
Planejador de partição de projeto
Uma partição de design é um limite lógico, nomeado, hierárquico que você pode atribuir a uma instância no seu design. A definição de uma partição de design permite otimizar e bloquear os resultados da compilação para blocos individuais.
Planejador de chips
O Planejador de chips simplifica o planejamento ao permitir que você visualize e restrinja a lógica de design em uma exibição visual dos recursos do chip FPGA. Você pode usar o planejador de chips para visualizar e modificar o posicionamento lógico, as conexões e os caminhos de roteamento após a execução do Fitter.
Planejador de interface
O Planejador de interface explora a arquitetura periférica de um dispositivo e atribui interfaces com eficiência. O Planejador de interface impede designações de pinos ilegais ao executar verificações de ajuste e de legalidade em tempo real.
Regiões de bloqueio lógico
Uma região de bloqueio lógico é um tipo poderoso de restrição de posicionamento lógico e roteamento. Você pode definir qualquer região arbitrária de recursos físicos no dispositivo de destino como uma região de bloqueio lógico e, em seguida, atribuir nós de design e outras propriedades para a região.
Suporte para multiprocessadores (tempo de compilação mais rápido)
O uso de multiprocessadores para compilação pode resultar em tempos de compilação mais rápidos, dependendo do número de núcleos usados.
IP Base Suite
A Intel fornece licenças de produção completas para alguns de seus núcleos de propriedade intelectual (IP) mais populares no Altera® FPGA IP Base Suite, que são gratuitas com o Software Quartus® Prime Standard Edition e Quartus Prime Pro Edition.
Fitter (Lugar e rota)
O Fitter do compilador realiza o posicionamento do design e o roteamento. Durante o local e a rota, o Fitter determina o melhor posicionamento e o melhor roteamento da lógica no dispositivo FPGA de destino.
Reprogramação do registro
A reprogramação de registros pode equilibrar as cadeias de registros reprogramando (movendo) os registros ALM para Hyper-Registers na malha de roteamento.
Analisador de tempo
O Analisador de temporização é uma ferramenta poderosa de análise de temporização no estilo ASIC que valida o desempenho da temporização de toda a lógica no seu design usando uma metodologia de restrição, análise e geração de relatórios padrão do setor.
Design Space Explorer II
A ferramenta Design Space Explorer II permite encontrar as configurações ideais do projeto para metas de otimização de recurso, desempenho ou energia.
Análise de energia
Os recursos de análise de consumo de energia incluem Estimadores de consumo de energia inicial, calculador energético e térmico do FPGA Altera® e o analisador de consumo de energia que permitem estimar o consumo de energia.
Analisador lógico Signal Tap
O analisador de lógica Signal Tap captura e exibe o comportamento do sinal em tempo real em um projeto de FPGA, permitindo que você teste e depure o comportamento dos sinais internos durante a operação normal do dispositivo, sem exigir pinos de E/S extras ou equipamentos de laboratório externos.
Kit de ferramentas do transceptor
O kit de ferramentas do transceptor utiliza tecnologia de System Console para ajudar os designers de FPGA e placas a validar a integridade do sinal de link do transceptor em tempo real em um sistema e melhorar o tempo de criação de placa.
Software Questa*-Intel® FPGA Edition
As edições do software Questa*-Intel® FPGA e Questa*-Intel® FPGA Starter são uma versão do software Siemens EDA Questa* Core, direcionado para dispositivos Altera® FPGAs.
Ferramenta Intel® Advanced Link Analyzer
O Intel® Advanced Link Analyzer é uma ferramenta de análise de jitter/ruído de ponta que permite avaliar o desempenho do link serial de alta velocidade de modo rápido e fácil.
Intel® HLS Compiler
O Intel® HLS Compiler é uma ferramenta de síntese de alto nível (HLS) que recebe C++ não cronometrado como entrada e gera código de nível de transferência de registro de qualidade de produção (RTL) otimizado para FPGAs Altera®.
DSP Builder para FPGAs Altera®
O DSP Builder é uma ferramenta de projeto de processamento de sinais digitais que permite a geração de algoritmos de DSP em linguagem de descrição de hardware diretamente do ambiente MathWorks Simulink para FPGAs Altera®.
Processadores softcore Nios® para FPGAs Altera®
Os processadores softcore Nios® são projetados especificamente para FPGAs Altera®. A série de processadores softcore é adequada para uma ampla gama de aplicativos de computação embarcada, desde o processamento de sinal digital até o controle do sistema.
O FPGA SoC Altera® Embedded Development Suite (EDS)
O FPGA SoC Altera® EDS é um conjunto abrangente de ferramentas para desenvolvimento de software embarcado em FPGAs SoC Altera®. Ele é composto por ferramentas de desenvolvimento, programas utilitários, software de tempo de execução e exemplos de aplicativos.