Ethernet 1 G/10 Gb PHY Intel® FPGA IP
O núcleo de propriedade intelectual (IP) Ethernet 1 G/10 G PHY Intel® FPGA suporta a funcionalidade da subcamada de codificação física padrão (PCS) e a maior taxa de dados PCS de 10 G com conexão de meio físico (PMA) apropriada. O PCS padrão implementa o protocolo 1 GbE conforme definido na Cláusula 36 do padrão IEEE 802.3 2005 e também suporta a negociação automática definida na cláusula 37 do padrão IEEE 802.3 2005. O PCS 10 G implementa o protocolo Ethernet 10 G, conforme definido na norma IEEE 802.3 2005.
Leia o Guia do usuário do transceptor PHY série V do núcleo do IP ›
Leia o guia do usuário do transceptor PHY Intel® Arria® 10 ›
Ethernet 1 G/10 Gb PHY Intel® FPGA IP
O usuário pode alternar dinamicamente entre o PCS 1 G e 10 G usando o núcleo IP do controlador de reconstrução do transceptor Intel® FPGA para reprogramar o núcleo. Este núcleo IP tem como objetivo aplicações de 1 G/10 GbE, incluindo interfaces de rede para módulos de ligação SFP+ de velocidade dupla, dispositivos PHY de cobre externos de 1 G/10 GbE 10GBASE-T para levar os cabos duplos CAT 6/7 e interfaces chip a chip.
Recursos
- PCS Ethernet e PMA SGMII / 1000BASE-X / 10GBASE-R (10 M-10 Gb) integrados.
- Interface interna direta com Intel® FPGA 1 G/10 GbE (10 M-10 GbE) MAC para uma solução de chip único.
- Taxas de dados de 1 G/10 Gb selecionáveis pelo usuário durante a execução ou detecção automática de velocidade (detecção paralela) entre 1 Gb e 10 Gb e reconfiguração por PHY IP ou seleção de taxa de dados entre 10/100/1000 Mb com função de negociação automática Ethernet.
- Opções de 10 Gb, 1 G/10 GbE e 10 M-10 GbE (SGMII/1 G/10 GbE).
- Opção IEEE 1588 v2.
- Opção Ethernet síncrona (Sync-E).
- Transceptor serial de clock e recuperação de dados (CDR) de sinal de saída de clock recuperados expostos ao FPGA para roteamento para um limpador de oscilação Sync-E para loop de bloqueio de fase (PLL)
- Entradas de clock de referência do transceptor serial PLL com transmissor (TX) e receptor (RX) para permitir que o PLL de limpeza de jitter externo Sync-E opcional alimente o clock limpo para a entrada de clock de referência PLL do TX.
- Detecção do status de falha do receptor.
- Loop-back serial local do transmissor para o receptor no transceptor serial para autoteste.
- Interfaces do sistema interno de alto desempenho.
- GMII e interfaces XGMII de taxa de dados única (SDR) para 1 G/10 GbE (10 M-10 GbE) MAC, 8 bits a 125 MHz e 72 bits a 156,25 MHz respectivamente, para transferência de dados.
- Interface Intel® FPGA com memória mapeada Avalon® (Avalon-MM) de 32 bits para gerenciamento de subordinado.
Status do IP
Status |
Produção |
Códigos de pedidos |
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Ethernet 1 G/10 Gb PHY Intel® FPGA IP |
IP-10GBASEKRPHY |
Transceptor PHY série V do núcleo do IP |
IP-10GMRPHY |
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Documentação
- Solução PHY de 1 G/10 GbE completa e 10 M-10 GbE disponível para iniciar seu projeto rapidamente.
- Nível de transferência de registro (RTL) e simulação funcional pós-ajuste para simuladores Verilog HDL e VHDL compatíveis com Intel® FPGA.
- Exemplo de projeto e testbench de verificação MAC 1 G/10 GbE e 10 M-10 GbE e PHY 1 G/10 GbE e 10 M-10 GbE.
- Configuração e geração por meio do editor de parâmetros baseado em GUI.
- Os valores típicos de desempenho esperado e utilização de recursos para este núcleo IP são fornecidos no guia do usuário do transceptor PHY série V do núcleo do IP.
- Notas da versão do Intel® FPGA IP ›
Placas de desenvolvimento
Suporte de dispositivos
- As configurações de 10 M a 1G são compatíveis com todas as famílias FPGA com transceptores.
- As configurações 1 G/10 G são suportadas em:
- FPGAs Intel® Arria® 10 ›
- FPGAs Stratix® V ›
- FPGA Arria® V ›
- FPGAs Stratix® IV ›
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