Ethernet de 50G Intel® FPGA IP
O núcleo Intel® FPGA IP Ethernet 50 G implementa a especificação Ethernet 25 G e 50 G, versão 1.4 do consórcio Ethernet de 25 Gigabit e a versão Ethernet 25 G IEEE 802.3by. O núcleo IP inclui uma opção para suportar o transporte unidirectional conforme definido na Cláusula 66 do padrão Ethernet IEEE 802.3-2012. A interface do cliente MAC para o núcleo IP Ethernet de 50 Gbps é uma interface de Avalon® streaming (Avalon-ST) de 128 bits. Ele mapeia dois transceptores de 25,78125 Gbps.
Ethernet de 50G Intel® FPGA IP
O núcleo IP oferece controle de acesso padrão (MAC) e subcamada de codificação física (PCS) e funções PMA mostradas no seguinte diagrama de blocos. O PHY compreende os PCS e PMA.
Recursos
PHY:
- Lógica de PCS soft que interage perfeitamente com o transceptor serial Intel® Agilex® F-Tile FPGA de 51.5625 gigabits por segundo (Gbps).
Controle da estrutura de frame:
- Suporte para pacotes jumbo, definidos como pacotes maiores do que 1.500 bytes.
- Remoção de verificação de redundância cíclica (CRC) de recebimento (RX) e controle de passagem. Geração de CRC de transmissão (TX)
- Opção de passagem preâmbulo RX e TX para aplicações que exigem transferência de informações do gerenciamento do usuário.
- Preenchimento de frame automático para atender ao comprimento mínimo de frame Ethernet de 64 bytes.
Monitoramento e estatísticas de frame:
- Verificação e relatório de erro de CRC RX.
- Verificação de SFD RX opcional estrita por especificação IEEE.
- Checagem de pacotes malformados RX, por especificação IEEE.
- A sinalização de falhas opcionais detecta e relata falha local e gera falha remota, com suporte para a Cláusula 66 do padrão Ethernet 802.3ba-2012.
- Transporte unidirecional conforme definido na Cláusula 66 do padrão Ethernet IEEE 802.3-2012.
Depurar e testabilidade:
- Loopback de PMA serial programável (TX para RX) no transceptor serial para testes autodiagnóstico.
- Acesso opcional ao terminal de depuração do host (ADME) Intel® FPGA para depuração de link serial ou monitoramento da integridade do sinal PHY.
Interfaces do sistema do usuário:
- Interface de gerenciamento para Avalon® Memory-Mapped (Avalon-MM) para acessar o controle de núcleo IP e os registros de status.
- A interface de caminho de dados Avalon® Streaming (Avalon-ST) se conecta à lógica do cliente.
- Latência pronta de 0 ciclos de clock para interface TX Avalon-ST.
- Controle de redefinição de hardware e software.
Métricas de qualidade IP
Básico |
|
---|---|
Ano em que o IP foi lançado |
2017 |
Suporte para a primeira versão do software Intel® Quartus® Prime |
17.0 |
Código de pedidos |
IP-50GEUMACPHY |
Status |
Acesso precoce |
Os resultados do cliente incluem o seguinte: Arquivo de projeto (código de fonte criptografado ou netlist pós-síntese) Modelo de simulação para ModelSim* — Edição Intel FPGA Restrições de cronograma e/ou de layout Documentação com controle de revisão Arquivo readme |
Y |
Quaisquer resultados de clientes adicionais fornecidos com IP |
|
GUI de parametrização permitindo que o usuário final configure o IP |
Y |
O IP está habilitado para o suporte ao FPGA IP Evaluation Mode |
Y |
Idioma da fonte |
Verilog |
Linguagem do banco de testes |
|
Drivers do software fornecidos |
N |
Suporte do sistema operacional (SO) do driver |
|
Implementação |
|
Interface do usuário |
Avalon-ST (datapath), Avalon-MM (gerenciamento) |
Metadados IP-XACT |
N |
Verificação |
|
Simuladores suportados |
Mentor Graphics*, Synopsys*, Cadence* |
Hardware validados |
Dispositivos Intel® Arria® 10 GT, Intel® Stratix® 10 com Tile H |
Testes de conformidade padrão da indústria realizados |
N |
Em caso afirmativo, quais testes? |
|
Em caso afirmativo, em quais dispositivos Intel FPGA? |
|
Em caso afirmativo, a data da realização |
|
Em caso negativo, estão planejados? |
Y |
Interoperabilidade |
|
O IP sofreu testes de interoperabilidade |
Y |
Em caso afirmativo, em quais dispositivos Intel FPGA? |
Dispositivo Intel Arria 10 GT |
Relatórios de interoperabilidade disponíveis |
N |
Links relacionados
Documentação
- Notas de versão de núcleo Tile H Hard IP para Ethernet FPGA Intel® Stratix® 10 IP
- Exemplos de projeto de hardware gerados dinamicamente no software Intel Quartus Prime para testar facilmente sua configuração personalizada
- Para FPGAs Intel® Arria® 10: guia do usuário de exemplo de projeto Ethernet de 50 G
- Para FPGAs Intel® Stratix® 10: guia do usuário para exemplo de projeto ethernet IP hard Tile H Intel® Stratix® 10
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