Hard IP Ethernet F-Tile Intel® Agilex™ 7
O Intel® Agilex™ 7 FPGA F-Tile incorpora uma pilha de protocolo Ethernet fraturável, configurável e reforçada para suportar taxas de 10 G a 400 G, compatível com a especificação IEEE 802.3 e outras especificações do consórcio Ethernet relacionadas.
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Hard IP Ethernet F-Tile Intel® Agilex™ 7
O núcleo de propriedade intelectual (IP) implementa Ethernet em taxas de dados de 10 Gbps, 25 Gbps, 40 Gbps, 50 Gbps, 100 Gbps, 200 Gbps e 400 Gbps. O núcleo IP está incluído na biblioteca IP e está disponível no Catálogo IP.
O núcleo IP está disponível em múltiplas variantes oferecendo diferentes canais e recursos Ethernet. Esses incluem processo de correção de erro Reed-Solomon (RSFEC) opcional e protocolo de tempo de precisão (PTP) IEEE 1588v2 opcional. O usuário pode escolher uma variação do controle de acesso de mídia (MAC) e subcamada de codificação física (PCS) uma variação com apenas PCS, uma variação Ethernet flexível (FlexE) ou uma variação de rede de transporte óptico (OTN).
A tabela a seguir oferece uma visão geral de vários recursos suportados pelo Tile F Ethernet hard IP.
Modo Ethernet |
Modulação |
PMA Tipo |
Seleção do FEC Nenhum FEC - CL74 - CL91 - CL134 - ETC |
MAC AvST |
MAC Seg |
PCS (MII) |
PCS (OTN/ FlexE) |
PTP |
AN/LT |
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10GE-1 |
NRZ |
FGT |
✓ |
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✓ |
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✓ |
✓ |
✓ |
✓ |
25GE-1 |
NRZ |
FGT FHT |
✓ |
✓ |
✓ |
✓ |
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✓ |
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40GE-4 |
NRZ |
FGT |
✓ |
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✓ |
✓ |
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50GE-2 |
NRZ |
FGT FHT |
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✓ |
✓ |
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✓ |
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50GE-1 |
PAM4 |
FGT FHT |
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✓ |
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✓ |
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100GE-4 |
NRZ |
FGT FHT |
✓ |
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✓ |
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✓ |
✓ |
100GE-2 |
PAM4 |
FGT FHT |
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✓ |
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100GE-1 |
PAM4 |
FHT |
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200GE-8 |
NRZ |
FGT |
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200GE-4 |
PAM4 |
FGT FHT |
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200GE-2 |
PAM4 |
FHT |
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400GE-8 |
PAM4 |
FGT |
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400GE-4 |
PAM4 |
FHT |
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Nota para a tabela:
A Seleção FEC suporta os seguintes tipos de FEC:
- Nenhum FEC: Nenhum FEC.
- CL74: Firecode BASE-R IEEE 802.3 (CL 74).
- CL91: IEEE 802.3 RS (528, 514) (CL91).
- CL134: IEEE 802.3 RS (544.514) (CL134).
- ETC: Consórcio de tecnologia Ethernet ETC RS (272, 258).
Abreviaturas:
- MAC AvST: interface de transmissão MAC Avalon®.
- Seg MAC: MAC Segmentado.
Recursos
O núcleo hard IP permite todos os modos Ethernet IEEE e consórcio para as seguintes taxas: 10 G, 25 G, 40 G, 100 G, 200 G e 400 G. O MAC oferece processamento de frame para otimizar latência e suporta a velocidade total da linha de fio com um comprimento de frame de 64 bytes e tráfego back-to-back ou de comprimento misto sem perda de pacotes. Todas as variações do núcleo IP estão no modo full-duplex.
PHY
- Suporta modos 10GE-1, 25GE-1, 40GE-4, 50GE-1, 50GE-2, 100GE-1, 100GE-2, 100GE-4, 200GE-2, 200GE-4, 200GE-8, 400GE-4, 400GE-8.
- 10GBASE-KR, 10GBASE-CR, 10GBASE-LR.
- 25GBASE-KR, 25GBASE-CR, 25GBASE-R, 25GAUI-1.
- 40GBASE-KR4, 40GBASE-CR4, 40GBASE-R4.
- 50GBASE-KR1, 50GBASE-CR1, 50GBASE-KR2, 50GBASE-CR2, 50GAUI-1, 50GAUI-2.
- 100GBASE-KR1, 100GBASE-CR1, 100GBASE-KR2, 100GBASE-CR2, 100GBASE-KR4, 100GBASE-CR4, 100GAUI-1, 100GAUI-2, 100GAUI-4, CAUI-2, CAUI-4.
- 200GBASE-KR2, 200GBASE-CR2, 200GBASE-KR4, 200GBASE-CR4, 200GAUI-2, 200GAUI-4, 200GAUI-8.
- 400GBASE-KR4, 400GBASE-CR4, 400GAUI-4, 400GBASE-KR8, 400GBASE-CR8, 400GAUI-8.
- Vias de transceptor operando em 10,3125 Gbps, 25.78125 Gbps, 26.5625 Gbps, 53.125 Gbps ou 106,25 Gbps para suportar vários modos Ethernet.
- Suporta modos NRZ e PAM4.
- Suporta codificação 64 B/66 B com distribuição de dados e marcadores de alinhamento para alinhar dados de várias vias.
- Processo de correção de erro Reed-Solomon RS-FEC (528.514) opcional geralmente chamada de KR-FEC ou RS-FEC (544.514) geralmente chamada KP-FEC.
- Suporte de Firecode FEC (CL74).
- Auto-negociação (AN) conforme definido na cláusula 73 do padrão IEEE 802.3-2915 e versão 1.6 da programação do consórcio Ethernet de 25 G.
- Treinamento de link (LT) conforme definido na clusula 92 e 93 do padrão IEEE 802.3-2915 e versão 1.6 da programação do consórcio Ethernet de 25 G.
- Contador de déficit ocioso (DIC) opcional para manter uma média mínima de 8 byte, 10 byte, ou 12 bytes de intervalo entre pacotes (IPG) controlada com precisão ou permitir que o usuário impulsione o IPG a partir da interface do cliente.
- Tolerância da variação de inclinação do receptor (RX) que excede os requisitos da Cláusula 80.5 do padrão Ethernet de alta velocidade IEEE 802.3-2015.
Controle da estrutura de frame
- Suporte para pacotes jumbo.
- Controle para verificação de passagem de redundância cíclica (CRC) RX.
- Tolerância de inclinação de linha PCS RX de 1000 bits para conexões 100 G, que excede os requisitos da Cláusula 82.2.12 do padrão de Ethernet de alta velocidade IEEE 802.3-2015.
- Geração e inserção de CRC opcionais de transceptor (TX) por pacote.
- Opções de passagem preâmbulo RX e TX para aplicações que exigem transferência de informações do gerenciamento do usuário.
- Inserção do endereço de fonte MAC de TX opcional.
- Preenchimento de frame automático de TX para atender ao comprimento mínimo de frame Ethernet de 64 bytes na conexão Ethernet. Desativação opcional por pacote deste recurso.
- A capacidade de inserção de erro TX suporta a invalidação do cliente de entrada em progresso para a interface TX do cliente.
Monitoramento e estatísticas de frame
- Verificação e relatório de erro de CRC RX.
- Verificação de Delimitador de frame de início (SFD) RX opcional para a especificação IEEE.
- Verificação de preâmbulo estrito RX opcional para a especificação IEEE.
- Verificação de pacote RX malformado para a especificação IEEE.
- Indicação do tipo de frame de controle recebido.
- Contadores de estatísticas.
- Recurso de registro instantâneo para captura de valores do contador de estatística precisamente cronometrada.
- Sinalização de falha opcional detecta e relata falha local e gera uma falha remota com suporte para uma falha de conexão unidirecional definida na Cláusula 66 do padrão Ethernet de alta velocidade IEEE 802.3-2015.
Controle de fluxo
- Operação de controle de fluxo Cláusula 31 Ethernet padrão IEEE 802.3-2018 opcional usando os registros de pausa ou interface de pausa.
- Controle de fluxo baseado em prioridade opcional que esteja em conformidade com o padrão IEEE 802.1Q-2014 — Emenda 17: controle de fluxo baseado em prioridade.
- Controle de filtragem de frame de pausa.
- O software pode alternar dinamicamente o fluxo de dados MAC de TX para reduzir seletivamente o fluxo de entrada.
Protocolo de tempo de precisão (PTP)
- Suporte opcional para o padrão IEEE 1588v2 PTP.
- Registro de data e hora TX em 1 passo (1588v1 e 1588v2) e 2 passos.
- Suporte para cabeçalhos PTP em uma variedade de formatos de frame, incluindo encapsulamento Ethernet, UDP em IPv4 e UDP em IPv6.
- Suporte para cálculos de byte de soma de verificação zero e extensão de soma de verificação.
- Suporte para operações de campo de correção.
- Latência extra programável e latência assimétrica programável.
OTN
- Taxa de bits constante (CBR) de 25/50 GbE opcional com codificação de 66 bits TX e RX PCS e codificação desativada.
- CBR de 25/50 GbE opcional com recursos completos de MAC e PCS de 66 bits.
Interface do Sistema do usuário
- Interface de gerenciamento para Avalon® Memory-Mapped (Avalon-MM) para acessar o controle de núcleo IP e os registros de status.
- A interface de datapath Avalon-ST conecta a lógica do MAC a do cliente com o início do frame no byte mais significativo (MSB) em MAC com variações de PCS. A interface para o canal 100 G tem 512 bits; os canais 10/25 G usam 64 bits quando a camada MAC estiver habilitada (interface AVST está disponível apenas para 10 G a 100 G).
- A interface MAC Avalon-ST está disponível para 10 G a 100 G.
- A interface segmentada MAC está disponível para 10 G a 400 G.
- A interface MII datapath conecta o PCS à logica do cliente em variações exclusivamente PCS.
- Controle de redefinição de hardware e software.
- Suporta Ethernet sincrônica (SyncE) ao fornecer um sinal de saída de recuperação de dados de clock (CDR) para a malha do dispositivo.
Reconfiguração dinâmica
- Suporta a reconfiguração dinâmica entre diferentes taxas Ethernet.
- Exemplos de projeto disponíveis para facilidade de implementação.
Depuração e testabilidade
- Contadores de erro de paridade intercalada de bit para monitorar os erros de bits por via PCS.
- Contadores de bloqueio de erro de PCS RX para monitorar erros durante e entre frames.
- Contadores de pacotes malformados e perdidos.
- Detecção de taxa de erro de bits (BER) alta para monitorar a conexão BER em todas as vias PCS.
- Geração e verificação de padrão de teste ocioso codificado opcional
- Recurso de registro instantâneo para captura de valores do contador de estatística precisamente cronometrada.
- Capacidade de inserção de erro TX para suportar teste e depuração.
- Suporta modos 10G-1, 25G-1, 50G-1, 50G-2, 100G-1, 100G-2, 100G-4,200G-4, 200G-8, 400G-4.
Status do IP
Status da solicitação |
Produção |
Códigos de pedidos |
|
Intel® FPGA Hard IP para F-Tile Ethernet |
IP-ETH-F-ANLT |
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