JESD204C Intel® FPGA IP

O JESD204C Intel® FPGA IP é uma interface serial de alta velocidade ponto a ponto para conversores do tipo digital para analógico (DAC) ou analógico para digital (ADC) para transferir dados para os dispositivos FPGA.

Leia o Guia do usuário JESD204C Intel® FPGA IP ›

Leia o Guia do usuário do exemplo de projeto JESD204C Intel® Agilex™ FPGA IP ›

Leia o Guia do usuário do exemplo de projeto JESD204C Intel® Stratix® 10 FPGA IP ›

Leia o Guia do usuário Intel® FPGA JESD204B ›

JESD204C Intel® FPGA IP

O ESD204C Intel® FPGA IP incorpora:

  • Controle de acesso de mídia (MAC) — camada de link de dados (DLL) e blocos de camada de transporte (TL) que controlam os estados de link.
  • Camada física (PHY) — subcamada de codificação física (PCS) e bloco de anexo de meio físico (PMA).

Recursos

O núcleo JESD204C Intel® FPGA IP oferece os seguintes recursos principais:

  • Taxa de dados de até 32 Gbps para dispositivos Intel® Agilex™ Tile F e 28,9 Gbps para dispositivos Intel Agilex™ Tile E e Intel® Stratix® 10 Tile E.
  • Vias únicas ou múltiplas (até 16 vias por link)
  • Contador de clock multibloco estendido local (LEMC) baseado em E = 1 a 256
  • Alinhamento e monitoramento de via serial
  • Sincronização de via
  • Projeto modular que suporta sincronização multidispositivo
  • Particionamento MAC e PHY
  • Suporte de latência determinística
  • Codificação 64/66
  • Codificação/decodificação
  • Interface Avalon® Streaming para transmitir e receber datapaths
  • Interface Avalon® memory-mapped para registros de controle/status (CSR)
  • Geração dinâmica de banco de teste de simulação
  • Modo PMA TX vinculado e não vinculado
  • Suporte opcional para ECC M20K DCFIFO
  • Opções para configurações de cabeçalho de sincronização
  • CRC-12
  • Canais de comando autônomos

Métricas de qualidade IP

Básico

Ano em que o IP foi lançado

2019

Suporte para a versão mais recente do Software Intel Quartus Prime

22.2

Status

Produção

Resultados

Os resultados do cliente incluem o seguinte:

    Arquivo de projeto (código de fonte criptografado ou netlist pós-síntese)

    Modelo de simulação para ModelSim*-Intel FPGA Edition

    Restrições de cronograma e/ou de layout

    Documentação com controle de revisão

    Arquivo readme

Y

Y

Y (incluído no guia do usuário)

N

Quaisquer resultados de clientes adicionais fornecidos com IP

N/D

GUI de parametrização permitindo que o usuário final configure o IP

Y

O núcleo de IP está habilitado para o suporte ao Intel FPGA IP Evaluation Mode

Y

Idioma da fonte

Verilog e VHDL (no nível de invólucro)

Linguagem do banco de testes

Verilog

Drivers do software fornecidos

N

Suporte do sistema operacional (SO) do driver

N

Implementação

Interface do usuário

Avalon-ST (Datapath) e Avalon-MM (CSR)

Metadados IP-XACT

N

Verificação

Simuladores suportados

VCS, VCSMX, NCSIM, MODELSIM, XCELLIUM

Hardware validados

Y, Kits de desenvolvimento FPGA Intel

Testes de conformidade padrão do setor realizados

Y

Em caso afirmativo, quais testes?

Testes elétricos

Em caso afirmativo, em quais dispositivos Intel FPGA?

Intel Stratix 10, Intel Agilex

Em caso afirmativo, a data da realização

N/D

Em caso negativo, estão planejados?

N/D

Interoperabilidade

O IP sofreu testes de interoperabilidade

Y

Em caso afirmativo, em quais dispositivos Intel FPGA?

Intel Stratix 10

Relatórios de interoperabilidade disponíveis

Y