FPGA IP MAC Ethernet 10G de baixa latência

O núcleo legado MAC Ethernet de 10 G FPGA IP continua a ser oferecido com um conjunto de recursos completo para aplicativos destinados a Stratix® V FPGAs e as famílias FPGA anteriores.

A função MAC e PHY de 10 GE com vários recursos opcionais também está disponível como IP rígido nos dispositivos Stratix® 10 com tiles E. Mais detalhes podem ser encontrados no Stratix® 10 FPGA Hard IP Tile E para núcleo Ethernet IP.

Recursos

Este núcleo ip FPGA é projetado para o padrão Ethernet IEEE 802.3-2008, disponível no site do IEEE (www.ieee.org). Todas as variações do núcleo MAC FPGA IP de baixa latência incluem apenas MAC no modo full-duplex. As variações do núcleo oferecem os seguintes recursos:

Recursos MAC:

• MAC full-duplex em oito modos operacionais: 10 G, 1 G/10 G, 1 G/2,5 G, 1 G/2,5 G/10 G, 10 M/100 M/1 G/2,5 G/5 G/10 G (USXGMII), 10 M/100 M/1 G/10 G, 10 M/100 M/1 G/2,5 G, e 10 M/100 M/1 G/2,5 G/10 G.
  
• Três variações para os modos operacionais selecionados: bloco MAC TX, bloco MAC RX e blocos MAC TX e RX. Um modo de registro de 10GBASE-R em datapaths TX e RX permite baixa latência.
  
• Modo promíscuo programável (transparente).
  
• Recurso unidirecional especificado pelo IEEE 802.3 (Cláusula 66). Controle de fluxo baseado em prioridade (PFC) com quanta de pausa programável, suportando duas a oito filas prioritárias.
  

• Lado do cliente: interface de transmissão Avalon® de 32 bits (Avalon-ST).
• Gerenciamento: interface Avalon-MM de 32 bits.
• Lado PHY: XGMII de 32 bits para 10 GbE, GMII de 16 bits para 2,5 GbE, GMII de 8 bits para 1 GbE, ou MII de 4 bits para 10 M/100 M.

Recursos de controle da estrutura do frame:

• Rede de área local virtual (VLAN) e decodificação de frames marcados de VLAN (tipo 'h8100).
• Computação e inserção de código de redundância cíclico (CRC)-32 no datapath TX. Verificação e encaminhamento de CRC opcional no datapath RX.
• Contador de déficit ocioso (DIC) para desempenho otimizado com intervalo entre pacote médio (IPG) para aplicações LAN. Suporta o IP programável.
• Controle de fluxo Ethernet usando frames de pausa.
• Comprimento máximo programável de transmissão (TX) e recebimento (RX) de frames de dados até 64 kilobytes (KB).
• Modo de passagem de preâmbulo em datapaths TX e RX, que permite preâmbulo definido pelo usuário no frame do cliente.
• Inserção de preenchimento opcional no datapath TX e terminação no datapath RX.

Monitoramento e estatísticas de frame:

• Verificação e encaminhamento de CRC opcional no datapath RX.
• Coleção de estatísticas opcional em datapaths TX e RX.

Registro de tempo opcional, especificada no IEEE 1588v2, para as seguintes configurações:

• MAC de 10 GbE com núcleo PHY 10GBASE-R IP.
• MAC de 1 G/10 GbE com núcleo PHY IP de 1 G/10 GbE.
• MAC de 1 G/2,5 GbE com núcleo Ethernet multitaxa PHY IP de 1G/2,5 G.
• MAC de 1 G/2,5 G/10 GbE com núcleo Ethernet multitaxa PHY IP de 1 G/2,5 G/10 G (MGBASE-T).
• MAC de 10 M/100 M/1 G/10 GbE com núcleo PHY IP de 10 M-10 GbE.
• MAC de 10 M/100 M/1 G/2,5 G/5 G/10 G (USXGMII) com núcleo Ethernet multitaxa PHY FPGA IP de 1 G/2,5 G/5 G/10 G.