MAC Ethernet de baixa latência de 10G Intel® FPGA IP
O núcleo MAC Ethernet de baixa latência de 10 G Intel® FPGA IP (soft IP) oferece baixa latência de ida e volta e um volume de recursos eficiente. O núcleo de Propriedade Intelectual (IP) oferece programabilidade de vários recursos listados. Este IP pode ser usado em conjunto com o novo núcleo multitaxa PHY Intel® FPGA IP para suportar o intervalo de taxas de dados de 10 M/100 M/1 G até 10 G.
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MAC Ethernet de baixa latência de 10G Intel® FPGA IP
O núcleo legado MAC Ethernet de 10G Intel® FPGA IP continua a ser oferecido com um conjunto de recursos completo para aplicativos destinados a FPGAs Stratix® V e famílias FPGA anteriores.
A função MAC e PHY de 10 GE com vários recursos opcionais também está disponível como IP rígido nos dispositivos Intel® Stratix® 10 com E-tiles. Mais detalhes podem ser encontrados no E-Tile Intel® FPGA Intel® Stratix® 10 Hard IP para núcleo Ethernet IP.
Recursos
Este núcleo Intel® FPGA IP foi projetado para o padrão Ethernet IEEE 802.3–2008, disponível no site do IEEE (www.ieee.org). Todas as variações do núcleo MAC 10 GbE de baixa latência do Intel® FPGA IP incluem apenas MAC no modo full-duplex. As variações do núcleo oferecem os seguintes recursos:
Recursos MAC:
- MAC full-duplex em oito modos operacionais: 10 G, 1 G/10 G, 1 G/2,5 G, 1 G/2,5 G/10 G, 10 M/100 M/1 G/2,5 G/5 G/10 G (USXGMII), 10 M/100 M/1 G/10 G, 10 M/100 M/1 G/2,5 G, e 10 M/100 M/1 G/2,5 G/10 G.
- Três variações para os modos operacionais selecionados: bloco MAC TX, bloco MAC RX e blocos MAC TX e RX. Um modo de registro de 10GBASE-R em datapaths TX e RX permite baixa latência.
- Modo promíscuo programável (transparente).
- Recurso unidirecional especificado pelo IEEE 802.3 (Cláusula 66). Controle de fluxo baseado em prioridade (PFC) com quanta de pausa programável, suportando duas a oito filas prioritárias.
- Lado do cliente: interface Avalon® streaming (Avalon-ST) de 32 bits .
- Gerenciamento: interface Avalon-MM de 32 bits.
- Lado PHY: XGMII de 32 bits para 10 GbE, GMII de 16 bits para 2,5 GbE, GMII de 8 bits para 1 GbE, ou MII de 4 bits para 10 M/100 M.
Recursos de controle da estrutura do frame:
- Rede de área local virtual (VLAN) e decodificação de frames marcados de VLAN (tipo 'h8100).
- Computação e inserção de código de redundância cíclico (CRC)-32 no datapath TX. Verificação e encaminhamento de CRC opcional no datapath RX.
- Contador de déficit ocioso (DIC) para desempenho otimizado com intervalo entre pacote médio (IPG) para aplicações LAN. Suporta o IP programável.
- Controle de fluxo Ethernet usando frames de pausa.
- Comprimento máximo programável de transmissão (TX) e recebimento (RX) de frames de dados até 64 kilobytes (KB).
- Modo de passagem de preâmbulo em datapaths TX e RX, que permite preâmbulo definido pelo usuário no frame do cliente.
- Inserção de preenchimento opcional no datapath TX e terminação no datapath RX.
Monitoramento e estatísticas de frame:
- Verificação e encaminhamento de CRC opcional no datapath RX.
- Coleção de estatísticas opcional em datapaths TX e RX.
Registro de tempo opcional, especificada no IEEE 1588v2, para as seguintes configurações:
- MAC de 10 GbE com núcleo PHY 10GBASE-R IP.
- MAC de 1 G/10 GbE com núcleo PHY IP de 1 G/10 GbE.
- MAC de 1 G/2,5 GbE com núcleo Ethernet multitaxa PHY IP de 1G/2,5 G.
- MAC de 1 G/2,5 G/10 GbE com núcleo Ethernet multitaxa PHY IP de 1 G/2,5 G/10 G (MGBASE-T).
- MAC de 10 M/100 M/1 G/10 GbE com núcleo PHY IP de 10 M-10 GbE.
- MAC 10M/100M/1G/2,5G/5G/10G (USXGMII) com núcleo Ethernet multitaxa PHY Intel® FPGA IP de 1G/2,5G/5G/10G.
Status do IP
Status |
Produção |
Códigos de pedidos |
|
FPGA Intel® IP MAC Ethernet de 10 G de baixa latência (sem o recurso IEEE 1588v2) |
IP-10GEUMAC |
FPGA Intel® IP MAC Ethernet de 10 G de baixa latência (com o recurso IEEE 1588v2) |
IP-10GEUMACF |
Função MegaCore MAC Ethernet de 10 Gbps |
IP-10GETHMAC |
Métricas de qualidade IP
Básico |
|
Baixa latência |
---|---|---|
Ano em que o IP foi lançado |
2012 |
2013 |
Suporte para versão mais recente do Software de projeto Intel Quartus Prime |
16,1 |
18.1 |
Status |
Produção |
Produção |
Resultados |
|
Baixa latência |
Os resultados do cliente incluem o seguinte: Arquivo de projeto (código de fonte criptografado ou netlist pós-síntese) Modelo de simulação para ModelSim* — Edição Intel FPGA Restrições de cronograma e/ou de layout Documentação com controle de revisão Arquivo readme.txt |
Y |
Y |
Quaisquer resultados de clientes adicionais fornecidos com IP |
|
|
GUI de parametrização permitindo que o usuário final configure o IP |
Y |
Y |
O núcleo de IP está habilitado para o suporte ao Intel FPGA IP Evaluation Mode |
Y |
Y |
Idioma da fonte |
Verilog |
Verilog |
Linguagem do banco de testes |
|
|
Drivers do software fornecidos |
N |
N |
Suporte do SO do driver |
|
|
Implementação |
Baixa latência |
|
Interface do usuário |
Avalon-ST (Datapath) Avalon-MM (gerenciamento) |
Avalon-ST (Datapath) Avalon-MM (gerenciamento) |
Metadados IP-XACT |
N |
N |
Verificação |
Baixa latência |
|
Simuladores suportados |
Mentor Graphics* Synopsys* Cadence* |
Mentor Graphics* Synopsys* Cadence* |
Hardware validados |
Stratix V |
Intel Arria 10 Intel Stratix 10 |
Testes de conformidade padrão do setor realizados |
UNH IEEE 802.3 |
UNH IEEE 802.3 |
Em caso afirmativo, quais testes? |
Cláusula 4, 31, 46 e 49 |
Cláusula 4, 31, 46 e 49 |
Em caso afirmativo, em quais FPGAs Intel? |
Stratix V |
Stratix V |
Em caso afirmativo, a data da realização |
2011 |
2015 |
Em caso negativo, estão planejados? |
|
|
Interoperabilidade |
|
Baixa latência |
O IP sofreu testes de interoperabilidade |
Y |
N |
Em caso afirmativo, em quais FPGAs Intel? |
Stratix V |
|
Relatórios de interoperabilidade disponíveis |
Y |
|
Links relacionados
Documentação
- Guia do usuário Ethernet 10 G MAC de baixa latência de Intel® FPGA IP
- Guia do usuário de função MAC MegaCore do legado Ethernet de 10 Gbps
- Guia do usuário de exemplo de projeto Ethernet de baixa latência de 10 G MAC FPGA Intel® Stratix® 10 IP
- Guia do usuário de exemplo de projeto Ethernet de baixa latência de 10 G MAC Intel® Arria® 10 FPGA IP
- Guia do usuário de exemplo de projeto Ethernet de baixa latência 10 G MAC Intel® Cyclone® 10 FPGA IP
Placas de desenvolvimento
- Kit de desenvolvimento FPGA Intel® Stratix® 10 GX
- Kit de desenvolvimento de integridade de sinal do transceptor Intel® Stratix® 10 GX
- Kit de desenvolvimento de integridade de sinal Intel® Stratix® 10 TX
- Kit de desenvolvimento de integridade de sinal do transceptor Intel® Arria® 10 GX
- Kit de desenvolvimento FPGA Intel® Arria® 10 GX
Recursos adicionais
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