O-RAN Intel® FPGA IP

O O-RAN IP implementa controle e protocolo de plano de usuário especificado no O-RAN-FH.CUS.0-v03.00.

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O-RAN Intel® FPGA IP

Interface serial de alta velocidade ORAN

A Rede de Acesso de Rádio Extensível (O-RAN WG4 Fronthaul Interface) define uma interface fronthaul entre uma unidade distribuída dividida em camadas inferiores (DU) e uma unidade remota (RU) em um sistema de Rede de Acesso Terrestre Universal Evoluída (E-UTRAN) e Rede de Acesso de Rádio de Próxima Geração (NG-RAN) com uma arquitetura baseada na divisão funcional em camadas inferiores split-7-2x.

Recursos

  • Suporte para CAT-A RU (até 8 streams espaciais)
  • Suporte para CAT-B RU (pré-codificação em RU)
  • Suporte para extensões de seção de 1 a 11
  • Economia de largura de banda:
    • IQ de ponto fixo de largura de bits estático programável
    • Largura de bits variável em tempo real
    • IQ comprimido
    • Compressão de ponto flutuante do bloco
    • Compressão μ-law
    • Largura de bits variável por canal (por seção de dados)
    • Configuração estática do formato U-plane IQ e cabeçalho de compressão
  • Economia de energia em corte de transmissão
  • Tempo CU-RU pré-configurado do método de atraso de transporte
  • Seção tipo 0, tipo 1 e tipo 3

Suporte à família de dispositivos O-RAN

Família de dispositivos

Nível de suporte

Suporte a taxa de dados

Intel® Agilex™ (dispositivos F-tile)

Avançado

10 G e 25 G

Intel® Agilex™ (dispositivos E-tile)

Preliminar

10 G e 25 G

Intel® Stratix™ 10 (dispositivos E-tile)

Final

10 G e 25 G

Intel® Stratix™ 10 (dispositivos H-tile)

Final

10 G e 25 G

Intel Arria 10

Final

10 G

Outras famílias de dispositivos

Sem suporte

N/D
Exibir tudo Mostrar menos

Métricas de qualidade IP

Básico

Ano em que o IP foi lançado

2020

Status

Produção

Resultados

Os resultados do cliente incluem o seguinte:

Arquivo de projeto (código de fonte criptografado ou netlist pós-síntese)

Modelo de simulação para:

- Synopsys* VCS

- Synopsys VCS MX

- Siemens* EDA

- ModelSim SE

- Cadence NCSim

- Aldec*

- Riviera-PRO

- Xcelium Parallel

Restrições de cronograma e/ou de layout

Documentação com controle de revisão

Arquivo read me

Sim para todos. O modelo de simulação é aplicável a todas as versões ModelSim e não apenas Intel FPGA Edition.


Quaisquer resultados de clientes adicionais fornecidos com IP

Banco de testes de simulação do cliente

GUI de parametrização permitindo que o usuário final configure o IP

Sim

O núcleo de IP está habilitado para o suporte ao Intel FPGA IP Evaluation Mode

Não, porque este é um núcleo web. Licença necessária antes da instalação.

Idioma da fonte

Verilog

Linguagem do banco de testes

Verilog HDL/VHDL

Drivers do software fornecidos

N/D

Suporte do sistema operacional (SO) do driver

N/D

Implementação

Interface do usuário

De acordo com a documentação do guia do usuário

Metadados IP-XACT

Não

Verificação

Simuladores suportados

De acordo com a documentação do guia do usuário

Hardware validados

Sim para todos os dispositivos suportados

Testes de conformidade padrão do setor realizados

N/D

Em caso afirmativo, quais testes?

N/D

Em caso afirmativo, em quais dispositivos Intel FPGA?

N/D

Em caso afirmativo, a data da realização

N/D

Em caso negativo, estão planejados?

N/D

Interoperabilidade

O IP sofreu testes de interoperabilidade

Não

Em caso afirmativo, em quais dispositivos Intel FPGA?

-

Relatórios de interoperabilidade disponíveis

-
Exibir tudo Mostrar menos

Recursos adicionais

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Suporte técnico

Para obter suporte técnico neste núcleo de PI, acesse os Recursos de Suporte ou Suporte Premier Intel®. Você também pode pesquisar tópicos relacionados a esta função no Centro de conhecimento e nas Comunidades.

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