Hard IP para PCIe para Intel® Arria® 10 e Intel® Cyclone® 10

Os FPGAs Intel® Arria® 10 e Intel® Cyclone® 10 GX incluem uma pilha de protocolo reforçada e configurável para PCI Express* que está em conformidade com a especificação base PCI Express 3.0 e especificação base PCI Express 2.0, respectivamente. O hard IP fornece a interface Avalon® Streaming (Avalon-ST) e pode ser configurado para os modos Rootport (RP) ou Endpoint (EP).

Os soft IPs complementares estão disponíveis para a compatibilidade com a virtualização de E/S de raiz única (SR-IOV) e ligação a uma interface Avalon Memory Mapped (Avalon-MM) com funcionalidade de DMA.

Guia do usuário sobre a interface Avalon-ST para PCIe para o Intel® Arria® 10 e Intel® Cyclone® 10 GX ›

Guia do usuário sobre o hard IP para PCIe do Avalon-ST para o Intel® Arria® 10 e Intel® Cyclone® 10 GX ›

Hard IP para PCIe para Intel® Arria® 10 e Intel® Cyclone® 10

Padrões e conformidade de especificações

O hard IP para PCIe do Intel Arria 10 passou com sucesso nos testes de conformidade do PCI-SIG. Os resultados foram publicados na lista de integrantes do PCI-SIG.

Recursos

  • Pilha de protocolos completa incluindo as camadas de transação, enlace de dados e física, implementadas como IP hard.
  • Suporte para configurações ×1, ×2, ×4 e ×8 com taxas de via Gen1, Gen2 ou Gen3 para pontos de extremidade nativos em dispositivos Intel® Arria® 10.
  • Suporte para configurações ×1, ×2 e ×4 com taxas de via Gen1 ou Gen2 para pontos de extremidade nativos em dispositivos Intel® Cyclone® 10 GX.
  • Buffer de recebimento dedicado de 16 KB.
  • Suporte opcional para configuração via protocolo (CvP) usando a ligação PCIe, permitindo que a E/S e os fluxos de bits principais sejam armazenados separadamente.
  • Projetos de exemplo demonstrando parametrização, módulos de projeto e conectividade.
  • Configurações de alocação de crédito estendidas para otimizar melhor o espaço do buffer RX com base no tipo de aplicação.
  • Suporte para vários pacotes por ciclo com a interface Avalon ST de 256 bits.
  • Geração e verificação opcional de código de redundância cíclica de ponta a ponta (ECRC) e geração de relatórios de erro avançados (AER) para aplicações de alta confiabilidade.
  • Suporte para a arquitetura de espectro sem propagação de clock de referência separado (SRNS).

IPs complementares

Suporte do driver

Métricas de qualidade IP

Básico

Ano em que o IP foi lançado

2016

Status

Produção

Resultados

Os resultados do cliente incluem o seguinte:

Arquivo de projeto (código de fonte criptografado ou netlist pós-síntese)

Restrições de cronograma e/ou de layout

Documentação com controle de revisão

Y

Y

Y

Quaisquer resultados de clientes adicionais fornecidos com IP

Exemplos de bancos de testes e projeto

GUI de parametrização permitindo que o usuário final configure o IP

Y

O núcleo de IP está habilitado para o suporte ao Intel FPGA IP Evaluation Mode

Y

Idioma da fonte

Verilog

Linguagem do banco de testes

Verilog

Drivers do software fornecidos

Y

Suporte do SO do driver

Linux

Implementação

Interface do usuário

Avalon Streaming, Avalon memory mapped

Metadados IP-XACT

N

Verificação

Simuladores suportados

NCSim, Ccelium, ModelSim, VCS

Hardware validados

Intel® Arria® 10

Testes de conformidade padrão da indústria realizados

Y

Em caso afirmativo, quais testes?

PCI-SIG

Em caso afirmativo, em quais dispositivos Intel FPGA?

Intel® Arria® 10

Em caso afirmativo, a data da realização

Dezembro de 2016 / agosto de 2017

Em caso negativo, estão planejados?

N/D

Interoperabilidade

O IP sofreu testes de interoperabilidade

Y
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