PCIe Hard IP Tile F
O Intel® Hard IP Tile F suporta PCIe* 4.0 em modos Endpoint, Porta raiz e Bypass TLP. Também suporta interfaces Avalon® Streaming. O F-tile serve como um bloco complementar para componentes Intel® Agilex™.
O F-Tile é o sucessor do P-Tile e suporta nativamente configurações PCIe 3.0 e 4.0.
Guia do usuário do Avalon® Streaming FPGA Intel® IP Tile F para PCIe ›
Guia do usuário de exemplo de projeto do Avalon® Streaming FPGA Intel® IP Tile F para PCIe ›
PCIe Hard IP Tile F
Padrões e conformidade de especificações
- Especificação básica para PCIe, revisão 4.0
- Virtualização e compartilhamento de E/S de raiz única, Rev 1.1
- Serviços de tradução de endereço, Revisão 1.1
- Interface PHY para arquiteturas PCIe, versão 4.0
- Dispositivo de E/S virtual (VIRTIO), versão 1.0
Recursos
- Inclui uma pilha de protocolo completa, incluindo as Transações, Link de dados e Camadas físicas implementadas como um Hard IP.
- Nativamente, suporta configurações PCIe* 4.0/3.0 com suporte para configurações 1.0/2.0 através de treinamento de link inoperante.
- Suporte para os modos Porta raiz (RP) e Endpoint (EP).
- Suporte para o modo TL-Bypass para habilitar a funcionalidade UP-port ou Down-port para trabalhar com IP de comutador PCI baseado em malha.
- Suporta vários modos EP, RP em configurações x8, x4 de baixa largura.
- Suporta tamanho máximo de carga útil de até 512 bytes (MPS).
- Suporta até 4.096 bytes (4 KB) de tamanho máximo de solicitação de leitura (MRRS).
- Suporta Canal virtual único (VC).
- Suporta intervalos de tempo limite de conclusão por meio da interface de tempo limite de conclusão.
- Operações atômicas (FetchAdd/Swap/CAS).
- Suporte para vários modos de clock: Common Reflect, Independent Refclks com e sem espalhamento de espectro (SRIS, SRNS).
- Relatório de erro avançado de PCIe*.
- Geração e verificação do ECRC
- Proteção de paridade de barramento de dados.
- Suporta estados de energia D0 e PCIe D3.
- Ajuste de margem de via no receptor.
- Detecção de presença de retimers
- Suporta o modo Hard IP autônomo que permite que o PCIe Hard IP se comunique com o Host antes que a configuração do FPGA e a entrada no modo de usuário sejam concluídas.
- Configuração de núcleo FPGA através de link PCIe (inicialização do CVP e atualização do CVP).
Recursos multifunção e virtualização
- Suporte SR-IOV (8 PFs, VFs de 2K para cada Endpoint).
- Suporte de VirtIO através de interface de interceptação de configuração.
- Suporte de E/S escalável e memória virtual compartilhada (SVM) (futuro).
- Serviço de controle de acesso (ACS).
- Interpretação de identificação de roteamento alternativa (ARI).
- Redefinição de nível de função (FLR).
- Suporte para recomendações de processamento de TLP (TPH).
- Suporte para Serviços de tradução de endereço (ATS).
- ID de espaço de endereço de processo (PasID).
Recursos da interface do usuário
- Interface Avalon® Streaming (Avalon-ST)
- Interface de pacote do usuário com cabeçalho, dados e prefixo separados.
- Interface de pacote do usuário segmentada dupla com a capacidade de suportar até dois TLPs em qualquer ciclo (apenas núcleo x16).
- Suporte estendido de identificador.
- Suporte de identificador de 10 bits (máximo de 768 identificadores pendentes (x16) / 512 identificadores pendentes (x8/x4) a qualquer momento, para todas as funções combinadas).
IPs complementares
Recursos de depuração IP
- Kit de ferramenta de depuração incluindo os seguintes recursos:
- Informações de status de protocolo e link.
- Recursos de depuração básicos e avançados, incluindo acesso de registro PMA e capacidade de visualização de olhos.
Suporte do driver
- Drivers do dispositivo Linux.
Status do IP
Status da solicitação |
Nenhum código de solicitação necessário |
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Documentação
Suporte para o Kit de desenvolvimento de dispositivos e hardware
Recursos adicionais
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