PCIe Hard IP Tile F

O Intel® Hard IP F-Tile suporta configurações PCIe* até 4.0 x16 nos modos Endpoint (EP), Porta raiz (RP) e Transaction Layer (TL) Bypass. O F-Tile serve como um companion tile para dispositivos Agilex™ 7.

O F-Tile é o sucessor do P-Tile e suporta nativamente configurações PCIe 3.0 e 4.0.

Guia do usuário do Avalon® Streaming FPGA Intel® IP Tile F para PCIe ›

Leia o guia do usuário de exemplo de projeto Avalon® Streaming F-Tile Intel® FPGA IP PARA PCIe ›

PCIe Hard IP Tile F

Padrões e conformidade de especificações

  • Especificação básica para PCIe, revisão 4.0
  • Virtualização e compartilhamento de E/S de raiz única, Rev 1.1
  • Serviços de tradução de endereço, Revisão 1.1
  • Interface PHY para arquiteturas PCIe, versão 4.0
  • Dispositivo de E/S virtual (VIRTIO), versão 1.0

Recursos

  • Inclui uma pilha de protocolo completa, incluindo transação, link de dados e camadas físicas implementadas como um Hard IP
  • Suporte para o modo PIPE
  • Oferece suporte nativo a configurações PCIe* 4.0/3.0 com suporte para configurações 2.0/1.0 através de treinamento de link inoperante
  • Suporta os modos de Porta raiz e Endpoint
  • Suporte para o modo TL-Bypass para habilitar a funcionalidade Up-port ou Down-port para trabalhar com IP de comutador PCIe baseado em malha
  • Vários modos multilink de EP, RP em configurações x4, x8 de largura mais baixa estão disponíveis
  • Até 512 bytes de tamanho máximo de carga útil (MPS)
  • Até 4096 bytes (4 KB) de tamanho máximo da solicitação de leitura (MRRS)
  • Suporte para canal virtual (VC) único
  • Suporta intervalos de tempo de espera de conclusão através da interface de tempo de espera de conclusão
  • Operações atômicas (FetchAdd/Swap/CAS)
  • Suporte para vários modos de clocking: Common Reference Clock (refclk), Independent Reference Clock (refclk) com e sem espalhamento de espectro (SRIS, SRNS)
  • Geração de relatórios de erros avançados
  • Gerenciamento de tempo de precisão (PTM)
  • Geração e verificação do ECRC
  • Suporta estados de energia PCIe D0 e D3
  • Ajuste de margem de via no receptor.
  • Detecção de presença de retimers
  • Suporta o modo Hard IP autônomo, que permite que o PCIe Hard IP se comunique com o Host antes que a configuração do FPGA e a entrada no modo de usuário sejam concluídas
  • Configuração do núcleo FPGA via link PCIe (CVP Init e CVP Update) e Reconfiguração parcial (PR) via link PCIe

Recursos multifunção e virtualização

  • Suporte SR-IOV (8 PFs, VFs de 2K para cada endpoint)
  • Suporte de VirtIO através de interface de interceptação de configuração
  • Suporte para E/S escalável e Memória virtual compartilhada (SVM)
  • Serviço de controle de acesso (ACS)
  • Interpretação de identificação de roteamento alternativa (ARI)
  • Redefinição de nível de função (FLR)
  • Suporte para recomendações de processamento de TLP (TPH)
  • Serviços de tradução de endereço (ATS)
  • ID de espaço de endereço de processo (PasID)

Recursos da interface do usuário

  • Interface Avalon® Streaming (Avalon-ST)
  • Interface de pacote do usuário com cabeçalho, dados e prefixo separados
  • Interface de pacote do usuário com dupla segmentação com a capacidade de suportar até dois TLPs em qualquer ciclo (apenas núcleo x16)
  • Suporte estendido de identificador
  • Suporte para identificador de 10 bits (máximo de 768 identificadores pendentes (x16)/512 identificadores pendentes (x4/x8) a qualquer momento, para todas as funções combinadas)

IPs complementares

Recursos de depuração IP

  • Recursos do kit de ferramentas de depuração:
  • Informações de status de protocolo e de link
  • Recursos básicos e avançados de depuração, incluindo acesso ao registro PMA e capacidade de visão ocular.

Suporte do driver

  • Drivers para dispositivos Ubuntu

Status do IP

Status da solicitação

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