GTS PCIe Hard IP
FPGAs Agilex™ 5 e FPGAs SoC são projetos monolíticos com transceptores integrados de alta velocidade (GTS) e IP de controlador PCIe reforçado, compatíveis com configurações até PCIe 4.0 x8 para porta raiz (RP), Endpoint (EP) e bypass TL.
O PCIe Hard IP para PCI Express* GTS simplifica muito a integração de projetos para uma ampla gama de aplicações
- Blocos de Hard IP reduzem o resourcing lógico, permitindo uma maior integração lógica do usuário
- Blocos de IP reforçados (pilha completa de protocolos)
- Camada de transação / Camada de link de dados / Camada PHY (MAC), e PHY (PCS e PMA)
- SR-IOV (4 PFs, 256 VFs) permitindo vários aplicativos em um único servidor — reduzindo o custo total de propriedade (TCO)
- O fechamento de tempo mais rápido diminui os ciclos de comercialização do projeto
- Kit de ferramentas de design (DTK) de fácil uso para testes de diagnóstico e depuração do projeto de PCIe
IP |
Incluído no Software de projeto Quartus® Prime |
Códigos de pedidos |
|---|---|---|
Intel FPGA IP GTS AXI Streaming para PCI Express |
Sim |
Nenhum código de solicitação necessário |
- Pilha de protocolos completa incluindo as camadas de transação, link de dados e física, implementadas como Hard IP
- Suporte para até 4,0 x8: (Porta raiz (RP), Endpoint (EP) e modos de bypass TL (Transaction Layer)
- Suporte a configurações PCIe* 3.0/4.0 (x8/x4/x2/x1) com configurações 1.0/2.0 por meio de suporte a treinamento de link inoperante
- Clock de referência separado com clock de espalhamento de espectro independente (SRIS)
- Clock de referência separado com nenhum clock de espalhamento de espectro (SRNS)
- PERST# independente
- Canal virtual único (VC)
- Registros de capacidade
- Tamanho máximo de carga útil (MPS) de 512 bytes
- Tamanho máximo da solicitação de leitura (MRRS) de 4096 bytes (4 KB)
- Suporte para BAR de 32/64 bits (pré-buscável/não pré-buscável)
- Suporte para BAR de ROM de expansão
- Número de tags para o controlador x8: 32/64/128/256
- Tabela MSI-X (máximo de 4096 de comprimento)
- Operações atômicas (buscar/adicionar/trocar/CAS)
- O modo TL Bypass permite integração de IP de comutador PCIe de terceiros opcional
- Medição de tempo de precisão (PTM)
- Suporte para SR-IOV (4 PFs, 256 VFs)
- Redefinição de nível de função (FLR)
- Suporte de VirtIO para virtualização baseada em software
- Ferramenta de análise CDC SpyGlass
- AXI4-Stream para o caminho de dados de aplicativos
- Fonte/dissipação do AXI4-Stream
- AXI-Lite para controle e interface de resposta de registro de status
- Aceleração por hardware
- Inteligência artificial (IA)/Aprendizado de máquina (ML)
- Rede
- Virtualização
- Computação e armazenamento
- Integrado
Vídeo de demonstração do PCI Express IP FPGAs Agilex™ 5 em ação
Placas e Kits
Altera – Kit de desenvolvimento do FPGA Série E Agilex™ 5 (Modular)
Altera – Kit de desenvolvimento Agilex™ 5 FPGA série E (Premium)
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