Tile L/H PCIe* Hard IP

Stratix® 10 FPGAs incorporam os chiplets L/H-Tile que incluem uma pilha de protocolo configurável e reforçada para PCIe compatível com a especificação de base PCIe 3.0. Este Avalon® Interface Streaming Hard IP suporta taxas de dados PCIe 1.0, 2.0 e 3.0 e configurações x1, x2, x4, x8 ou x16, incluindo suporte para funcionalidade SR-IOV.

Leia o guia de usuário do transceptor PHY L- e H-Tile ›

Leia o guia de usuário sobre L- e H-Tile Avalon® Memory-Ma Intel® FPGA IP pped para PCIe ›

Leia os Intel® FPGA IP L- e H-Tile Avalon® Streaming e virtualização de E/S raiz única (SR-IOV) para obter o guia do usuário para PCIe ›

Tile L/H PCIe* Hard IP

Padrões e conformidade de especificações

Recursos

  • Pilha de protocolos completa incluindo as camadas de transação, enlace de dados e física, implementadas como IP hard.
  • Configurações x1, x2, x4, x8 e x16 com taxas de via x1.0, 2.0 ou 3.0 para endpoints nativos e portas raiz.
  • Interface de 256 bits Avalon® Streaming para a camada do aplicativo, exceto para as variantes 3.0 x16.
  • Interface de 512 bits Avalon® Streaming a 250 MHz na camada do aplicativo para as variantes 3.0 x16.
  • Instanciação como um núcleo IP autônomo do catálogo Intel® Quartus® Prime Pro Edition ou como parte de um projeto de sistema no Platform Designer.
  • Geração de exemplo de projeto dinâmico.
  • Configuração através do protocolo (CvP, Configuration via Protocol) oferecendo imagens separadas para configuração da periferia e lógica do núcleo.
  • Interface PHY para PCIe (PIPE) ou simulação de interface serial usando modelos criptografados IEEE.
  • Modelo funcional de barramento (BFM, bus functional model) do testbench, compatível com configurações x1, x2, x4 e x8.
  • Suporte para um modelo de simulação de BFM 3.0 x16 usando o testbench Avery. Consulte a AN-811: Usando o Avery BFM para simulação de PCIe 3.0x16 em componentes Intel® Stratix® 10.
  • Native PHY Debug Master Endpoint (NPDME). Para mais informações, consulte o guia do usuário do transceptor PHY L- e H-Tile Intel® Stratix® 10.
  • Modo IP Hard autônomo, permitindo que o núcleo de IP PCIe comece a operar antes que a estrutura interna do FPGA seja programada. Este modo está habilitado por padrão. Não pode ser desativado.
  • Buffer de recebimento dedicado de 69,5 kilobytes.
  • verificação cíclica de redundância de ponta a ponta (ECRC).
  • Logica de verificação do registro de endereço básico (BAR, Base address register).
  • Suporte para arquitetura Relógio de referência separado sem espalhamento de espectro (SRNS), mas não para Relógio de referência separado com independente.
  • Arquitetura de espalhamento de espectro (SRIS, Spread Spectrum).

Suporte para recursos de virtualização de E/S de raiz única (SR-IOV) (apenas H-Tile)

  • Espaços de configuração separados para até quatro funções físicas PCIe (PFs) e um máximo de 2048 Funções virtuais (VFs).
  • Relatório avançado de erro (AER) para PFs.
  • Serviços de tradução de endereço (ATS) e recursos de Dicas de processamento TLP (TPH).
  • Interface de controle de sombra para ler as configurações atuais para alguns campos de registro de controle de VF nos espaços de configuração PCI e PCIe.
  • Redefinição de nível de função (FLR, Function Level Reset) para PFs e VFs.
  • Interrupções Sinalizadas por Mensagem (MSI, Message Signaled Interrupts) para PFs.
  • MSI-X para PFs e VFs.

IPs complementares (apenas H-tile)

Suporte do driver

As funcionalidades de depuração incluem uma ferramenta PCIe Link Inspector com os seguintes recursos

  • Acesso para leitura e gravação aos registros de espaço de configuração.
  • Monitoramento do LTSM.
  • Acesso para leitura e gravação aos registros de PCS e PMA.

Status do IP

Status da solicitação

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