Tile P PCIe* Hard IP

O P-Tile é um FPGA Companion Tile disponível nos componentes Stratix® 10 DX e FPGA Agilex™ 7 série F, que suporta nativamente configurações PCIe* de até 4.0 x16 nos modos de Endpoint (EP), Porta raiz (RP) e Transaction Layer (TL) Bypass.

Leia o guia do usuário dos Intel® FPGA IP de transmissão Avalon® P-Tile para PCIe ›

Leia o guia do usuário de exemplo de projeto Avalon® Intel® FPGA IP streaming P-Tile para PCIe ›

Tile P PCIe* Hard IP

Vídeo vinculado ao tile P

Assista à demonstração do componente Stratix® 10 DX com P-Tile vinculado ao servidor Intel® Xeon.

Padrões e conformidade de especificações

  • Especificação básica para PCIe, revisão 4.0
  • Virtualização de E/S de raiz única e revisão de especificação de compartilhamento de raiz única. 1.1
  • Interface PHY para arquiteturas PCIe, versão 4.0
  • Dispositivo de E/S virtual (VIRTIO), versão 1.0
  • O Hard IP PCIe P-Tile foi aprovado com sucesso nos testes de conformidade PCI-SIG. Os resultados foram publicados na lista de integradores PCI-SIG.

Recursos

  • Pilha de protocolo completa incluindo a transação, link de dados e camadas físicas implementadas como Hard IP
  • Suporte para o modo PIPE
  • Oferece suporte nativo a configurações PCIe* 4.0/3.0 com suporte para configurações 2.0/1.0 através de treinamento de link inoperante
  • Recursos de bifurcação de portas: quatro portas raiz x4, dois endpoints x8
  • Suporte para o modo TL-Bypass nos modos upstream e downstream
  • Até 512 B de tamanho máximo de carga útil (MPS)
  • Até 4096 bytes (4 KB) de tamanho máximo da solicitação de leitura (MRRS)
  • Clock de referência separado com clock de espalhamento de espectro independente (SRIS)
  • Clock de referência separado com nenhum clock de espalhamento de espectro (SRNS)
  • Arquitetura de clock de referência comum
  • PERST independente para lidar com duas operações de redefinição (x8x8 EP e x8x8 TL Bypass)
  • Geração de relatórios de erros avançados (apenas PF)
  • Suporte para estados de energia D0 e PCIe D3
  • Ajuste de margem de via no receptor.
  • Detecção de presença de retimers
  • Suporta o modo Hard IP autônomo, que permite que o PCIe Hard IP se comunique com o Host antes que a configuração do FPGA e a entrada no modo de usuário sejam concluídas
  • Configuração do núcleo FPGA via link PCIe (CVP Init e CVP Update) e Reconfiguração parcial (PR) via link PCIe

Recursos multifunção e virtualização

  • Suporte SR-IOV (8 PFs, VFs de 2K para cada endpoint)
  • Suporte de VirtIO através de interface de interceptação de configuração
  • Suporte para E/S escalável e Memória virtual compartilhada (SVM)
  • Serviço de controle de acesso (ACS)
  • Interpretação de identificação de roteamento alternativa (ARI)
  • Redefinição de nível de função (FLR)
  • Suporte para recomendações de processamento de TLP (TPH)
  • Serviços de tradução de endereço (ATS)
  • ID de espaço de endereço de processo (PasID)

Recursos da interface do usuário

  • Interface Avalon® Streaming (Avalon-ST)
  • Interface de pacote do usuário com cabeçalho, dados e prefixo separados
  • Interface de pacote do usuário com dupla segmentação com a capacidade de suportar até dois TLPs em qualquer ciclo (apenas núcleo x16)
  • Suporte estendido de identificador
  • Suporte para identificador de 10 bits (máximo de 768 identificadores pendentes (x16)/512 identificadores pendentes (x4/x8) a qualquer momento, para todas as funções combinadas)

IPs complementares

Suporte do driver

Recursos de depuração IP

  • Recursos do kit de ferramentas de depuração:
  • Informações de status de protocolo e de link
  • Recursos básicos e avançados de depuração, incluindo acesso ao registro PMA e capacidade de visão ocular.

Status do IP

Status da solicitação

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