Tile R PCIe* Hard IP

O R-Tile é um tile do FPGA Companion, que suporta configurações até os modos PCIe 5.0 x16 em Endpoint (EP), Porta raiz (RP) e Camada de transação (TL). As configurações do PCIe 3.0, 4.0 e 5.0 são suportadas nativamente. O R-tile também suporta até 16 canais SerDes através de uma interface PHY para PCIe (PIPE) 5.1.1 no modo de arquitetura SerDes.

Tile R PCIe* Hard IP

Companion Tile em componentes FPGA Agilex™ 7 séries I e série M

  • Disponível como Hard IP (HIP) no R-Tile
    • Pilha de protocolo completa implementada como Hard IP com capacidade de TL Bypass
  • Desempenho PCIe 5.0 x16 completo e núcleo IP compatível com PCI-SIG
  • A combinação de Hard IP e Soft IP para PCI Express proporciona a máxima flexibilidade, desempenho e produtividade
IP Incluído no Software de projeto Quartus® Prime Códigos de pedidos
Tile R PCIe* Hard IP Sim Nenhum código de solicitação necessário
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Padrões e conformidade de especificações

  • Especificações da base PCIe 5.0. Rev. 5.0, 1.0
  • Especificação de PIPE Serdes (SerDes-mode). 5,1
  • O PCIe Hard IP R-tile passou com sucesso pelos testes de conformidade da PCI-SIG no workshop de 22 de abril. Consulte a lista dos integradores PCI-SIG

Recursos

  • Inclui uma pilha de protocolo completa, incluindo transação, link de dados e camadas físicas implementadas como um Hard IP
  • Suporte para o modo PIPE
  • Suporta nativamente configurações PCIe 5.0/4.0/3.0 com suporte para configurações 2.0/1.0 através de treinamento de link instável
  • Suporta os modos de Porta raiz e Endpoint
  • Suporte para o modo TL-Bypass para habilitar a funcionalidade UP-port ou Down-port para trabalhar com IP de comutador PCIe baseado em malha
  • Vários modos multilink de EP, RP em configurações x4, x8 de largura mais baixa estão disponíveis
  • Várias opções de bifurcação
  • Suporte de canal virtual único
  • Até 512 bytes de tamanho máximo de carga útil (MPS)
  • Até 4096 bytes (4 KB) de tamanho máximo da solicitação de leitura (MRRS)
  • Suporte para vários modos de clocking: Common Reference Clock (refclk), Independent Reference Clock (refclk) com e sem espalhamento de espectro (SRIS, SRNS)
  • Geração de relatórios de erros avançados
  • Gerenciamento de tempo de precisão (PTM)
  • Suporta estados de energia PCIe D0 e D3
  • Suporta o modo Hard IP autônomo, que permite que o PCIe Hard IP se comunique com o Host antes que a configuração do FPGA e a entrada no modo de usuário sejam concluídas
  • Configuração do núcleo FPGA via link PCIe (CVP Init e CVP Update) e Reconfiguração parcial (PR) via link PCIe

Recursos multifunção e virtualização

  • Suporte SR-IOV (8 PFs, VFs de 2K para cada endpoint)
  • Suporte de VirtIO através de interface de interceptação de configuração
  • Suporte para E/S escalável e Memória virtual compartilhada (SVM)
  • Serviço de controle de acesso (ACS)
  • Interpretação de identificação de roteamento alternativa (ARI)
  • Redefinição de nível de função (FLR)
  • Suporte para recomendações de processamento de TLP (TPH)
  • Serviços de tradução de endereço (ATS)
  • ID de espaço de endereço de processo (PasID)

Recursos da interface do usuário

  • Interface Avalon® Streaming (Avalon-ST)
  • Interface de pacote do usuário com cabeçalho, dados e prefixo separados
  • Interface de pacote do usuário com segmentação quádrupla e capacidade de lidar com até quatro TLPs em qualquer ciclo (somente núcleo x16)
  • Suporte estendido de identificador
  • Suporte para identificador de 10 bits (máximo de 768 identificadores pendentes (x16)/512 identificadores pendentes (x4/x8) a qualquer momento, para todas as funções combinadas)

IPs complementares

Recursos de depuração IP

  • Recursos do kit de ferramentas de depuração:
  • Informações de status de protocolo e de link
  • Recursos básicos e avançados de depuração, incluindo acesso ao registro PMA e capacidade de visão ocular.

Suporte do driver

  • Drivers dispositivo Linux

Recursos adicionais

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