RapidIO Intel® FPGA IP

A Intel oferece dois IPs Intel® FPGA distintos para RapidIO:

• RapidIO II Intel® FPGA IP está em conformidade com a Revisão de Especificação RapidIO 2.2
• Separações físicas, de transporte e de camada lógica (arquitetura modular)
• Sequência IDLE2 — símbolo de controle longo
• Taxas de via de 1,25, 2,5, 3,125, 5,0 e 6,25 Gbaud com larguras de conexão 1 X, 2 X e 4X
• RapidIO Intel® FPGA IP está em conformidade com as revisões de especificação RapidIO 1.3 / 2.1
• Separações físicas, de transporte e de camada lógica (arquitetura modular)
• Sequência IDLE1 — símbolo de controle curto
• Taxas de via de 1,25, 2,5, 3,125 e 5,0 Gbaud com larguras de link de 1 X e 4X

Para detalhes de suporte ao dispositivo, como taxas de via, larguras de conexão e graus de velocidade, consulte os guias do usuário RapidIO Intel® FPGA IP.

Recursos

Uma parte significativa da indústria dos sem fio adota o padrão RapidIO como uma interconexão de alta velocidade. O padrão RapidIO é normalmente usado entre processadores de sinal digital, bem como entre os processadores de plano de controle e a memória. O RapidIO também está ganhando aceitação como uma interconexão de backplane devido à sua adoção de padrões amplamente utilizados para as características elétricas do anexo de mídia física (PMA), como XAUI ou CEI para taxa de dados de até 6,25 Gbaud. Os Intel® FPGAs também são capazes de suportar as taxas de dados do RapidIO Gen3.

• PHY baseado em transceptores integrados
• Fáceis de usar
• O editor de parâmetro de propriedade intelectual (IP) permite fácil otimização manual de parâmetros, como profundidade de interface de FIFO, janelas de tradução de endereço, tensão diferencial de saída e pré-ênfase
• A fácil configuração oferece maneiras de reduzir a utilização de recursos para criar variações menores de função Intel® FPGA IP de acordo com as necessidades da aplicação
• Platform Designer para interconexão de sistema
• Solução robusta
• núcleo IP de endpoint, bancadas de testes com interoperabilidade comprovada com processador de sinal digital líder e fornecedores de comutador
• Conformidade com a especificação RapidIO, Revisão 1.3/2.1 e 2.2

Para uma solução pronta de integração de nível do sistema, você pode economizar vários meses de tempo de projeto selecionando todas as camadas RapidIO — incluindo recursos, como tradução de endereços, bem como interfaces FIFO simples Avalon® Memory-Mapped (Avalon-MM) e Avalon® Streaming (Avalon-ST).

Solução de protocolo

Uma das imagens mostra um exemplo de um sistema construído usando Platform Designer com um processador integrado soft Nios® II como elemento de processamento. A memória do programa pode incluir "código de inicialização" para enumeração de nível de sistema dos vários endpoints. O programa também configura os registros de endereço de capacidade dos endpoints e a função Intel® FPGA IP.