Tile H FPGA Intel® Stratix® 10 Hard IP para núcleo Ethernet Intel® FPGA IP

O núcleo Tile H FPGA Intel® Stratix® 10 hard IP para núcleo de propriedade intelectual (IP) Intel® FPGA para Ethernet oferece acesso a este IP rígido em taxas de dados de Ethernet de 100 Gbps. O núcleo IP está incluído na biblioteca Intel® FPGA IP e está disponível no catálogo IP do software Intel® Quartus® Prime Pro Edition. O núcleo IP está disponível com um canal Ethernet 100GBASE-R4. Para a taxa de dados Ethernet, você pode escolher uma variação de controle de acesso de mídia (MAC) + subcamada de codificação física (PCS) ou uma variação de apenas PCS.

Os mapas de canal Ethernet 100GBASE-R4 para quatro links de 25,78125 Gbps. Os transceptores seriais FPGA são compatíveis com a especificação CAUI-4 do padrão de Ethernet de alta velocidade IEEE 802.3-2015. O núcleo IP configura os transceptores para implementar a especificação relevante para a variação do núcleo IP. Você pode conectar as interfaces do transceptor diretamente a um módulo óptico de meio físico externo (PMD) ou a outro dispositivo.

Recursos

O núcleo IP é projetado para o padrão Ethernet de alta velocidade IEEE 802.3-2015 disponível no site IEEE (www.ieee.org). O MAC oferece processamento de frame de corte para otimizar a latência, e suporta a velocidade de linha completa com um comprimento de frame de 64 bytes e tráfego consecutivo ou de comprimento misto sem perda de pacotes. Todas as variações do núcleo Tile H FPGA Intel® Stratix® 10 hard IP para núcleo Ethernet IP estão no modo full-duplex. Essas variações do núcleo IP oferecem os seguintes recursos:

PHY:

• Lógica IP Hard que interage perfeitamente com transceptores seriais FPGA Intel® Stratix® 10 de 25,78125 Gbps.
• Interface externa LAUI ou CAUI-4 que consiste em dois ou quatro vias de transceptor FPGA serial rígido operando em 25,78125 Gbps.
• Suporta conexões LAUI ou CAUI-4 com base em codificação de 64 B/66 B com marcadores de separação de dados e alinhamento para alinhar dados de várias vias.
• Suporta a negociação automática (AN) conforme definido na Cláusula 73 do padrão IEEE 802.3-2915.
• Suporta treinamento de link (LT) conforme definido nas Cláusulas 92 e 93 do padrão IEEE 802.3-2915.
• Tolerância da variação de inclinação do receptor (RX) que excede os requisitos da Cláusula 80.5 do padrão Ethernet de alta velocidade IEEE 802.3-2015.

Controle da estrutura de frame:

• Suporte para pacotes jumbo.
• Controle para verificação de passagem de redundância cíclica (CRC) RX.
• Tolerância de inclinação de linha PCS RX de 1000 bits para conexões 100 G, que excede os requisitos da Cláusula 82.2.12 do padrão de Ethernet de alta velocidade IEEE 802.3-2015.
• Geração e inserção de CRC opcionais de transceptor (TX) por pacote.
• Opções de passagem preâmbulo RX e TX para aplicações que exigem transferência de informações do gerenciamento do usuário.
• Inserção do endereço de fonte MAC de TX opcional.
• Preenchimento de frame automático de TX para atender ao comprimento mínimo de frame Ethernet de 64 bytes na conexão Ethernet. Desativação opcional por pacote deste recurso.
• A capacidade de inserção de erro TX suporta a invalidação do cliente de entrada em progresso para a interface TX do cliente.
• Contador de déficit ocioso (DIC) opcional para manter uma média mínima de 8 byte, 10 byte, ou 12 bytes de intervalo entre pacotes (IPG) controlada com precisão ou permitir que o usuário impulsione o IPG a partir da interface do cliente.

Monitoramento e estatísticas de frame:

• Verificação e relatório de erro de CRC RX.
  
• Verificação de Delimitador de frame de início RX estrito opcional (SFD) de acordo com a especificação IEEE.
• Verificação de preâmbulo RX estrito opcional de acordo com a especificação IEEE.
• Checagem de pacotes malformados RX, por especificação IEEE.
• Indicação do tipo de frame de controle recebido.
• Contadores de estatísticas.
• Recurso de registro instantâneo para captura de valores do contador de estatística precisamente cronometrada.
• Sinalização de falha opcional: detecta e relata falha local e gera uma falha remota com suporte para uma falha de link unidirecional como definida na Cláusula 66 do padrão Ethernet de alta velocidade IEEE 802.3-2015.

Flex E:

• Taxa de bits (CBR) opcional de 100 GE com codificador/descodificador PCS66 TX e RX.

Controle de fluxo:

• Operação de controle de fluxo de Ethernet Cláusula 31 do padrão Ethernet IEEE 802.3-2015 opcional usando os registros de pausa ou interface de pausa.
  
• Controle de fluxo baseado em prioridade opcional que esteja em conformidade com o padrão IEEE 802.1Q-201 — Emenda 17: controle de fluxo baseado em prioridade.
• Controle de filtragem de frame de pausa.
• Software pode alternar dinamicamente o fluxo de dados MAC TX local para suportar a redução de fluxo de entrada seletiva.

Rede de transporte óptico:

• Taxa de bits constante (CBR) de 25/50 GE opcional com codificação de PCS66 bits TX e RX e codificação desativada.
  
• CBR de 25/50 GE opcional com recursos completos de MAC e PCS de 66 bits.

Interface do sistema do usuário:

• Interface de gerenciamento para Avalon® Memory-Mapped (Avalon-MM) para acessar o controle de núcleo IP e os registros de status.
  
• A interface de datapath Avalon-ST conecta a lógica do MAC a do cliente com o início do frame no byte mais significativo (MSB) em variações MAC+PCS. A interface para variações 100GBASE-R4 possui 512 bits, para garantir a taxa de dados apesar deste alinhamento de SOP de interface do cliente e a opção de passagem de preâmbulo RX e TX.
• A interface MII datapath conecta o PCS à logica do cliente em variações exclusivamente PCS. A interface para as variações 100GBASE-R4 tem 256 bits.
• Controle de redefinição de hardware e software.
• Suporta Ethernet sincrônica (Sync-E) ao fornecer um sinal de saída de recuperação de dados de clock (CDR) para a malha do dispositivo.

Depurar e testabilidade:

• Loopback de PMA serial opcional (TX para RX) no transceptor serial para testes de autodiagnóstico.
  
• Loopback paralelo opcional (TX para RX) no MAC ou no PCS para testes de autodiagnóstico.
• Contadores de erro de paridade intercalada de bit para monitorar os erros de bits por via PCS.
• Contadores de bloqueio de erro de PCS RX para monitorar erros durante e entre frames.
• Contadores de pacotes malformados e perdidos.
• Detecção de alta taxa de erro de bit (BER) para monitorar as taxas de erro de bit de link em todas as vias PCS.
• Geração e verificação de padrão de teste ocioso codificado opcional.
• Recurso de registro instantâneo para captura de valores do contador de estatística precisamente cronometrada.
• A capacidade de inserção de erro TX suporta teste e depuração.
• Acesso opcional ao terminal de depuração do host (ADME) Intel® FPGA para depuração ou monitoramento da integridade do sinal PHY.