DDR and DDR2 SDRAM Controller Intel® FPGA IP Core

Os controladores DDR e DDR2 SDRAM lidam com os aspectos complexos do uso do DDR e DDR2 SDRAM — inicializando os dispositivos de memória, gerenciando os bancos SDRAM e mantendo os dispositivos atualizados em intervalos apropriados. Os controladores traduzem as solicitações de leitura e gravação a partir da interface local para todos os sinais de comando SDRAM necessários.

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DDR and DDR2 SDRAM Controller Intel® FPGA IP Core

Quer você use o Intellectual Property (IP) Toolbench no Platform Designer (anteriormente Qsys) ou o software de projeto Intel® Quartus® Prime, ele gera um exemplo do projeto, instancia uma malha de captura de fase (PLL, Phase-locked Loop), um driver de exemplo e sua variação personalizada do controlador DDR/DDR2 SDRAM. O exemplo de projeto é totalmente funcional e pode ser simulado, sintetizado e utilizado em hardware. O driver de exemplo é um módulo de autoteste que emite comandos de leitura e gravação para o controlador e verifica os dados de leitura para produzir os sinais de aprovação ou desaprovação e os sinais de teste completo.

Você pode substituir a lógica de controle criptografada do controlador DDR/DDR2 na instância de exemplo por sua própria lógica personalizada, o que permite usar o datapath do Intel FPGA em formato de texto, com sua própria lógica de controle.

Recursos

  • Suporte para dispositivos e módulos DDR e DDR2 SDRAM padrão do setor
  • Incluindo suporte para DIMMs registrados
  • Projeto flexível e robusto
  • 1, 2, 4 ou 8 sinais selecionados de chips
  • Largura de dados configurável, incluindo lógica de controle posterior de dados strobe (DQS), e modo de leitura não DQS opcional para bancos laterais (FPGAs séries Intel® Stratix®)
  • Atualização automática ou controlada pelo usuário
  • Sinais de máscara de dados para operações de gravação parcial
  • Arquitetura de gerenciamento de bancos, minimizando a latência
  • Implementação rápida e fácil
  • Script de restrição gerada pelo IP Toolbench
  • Exemplo de projeto de alto nível fornecido como parte da função do Intel FPGA IP
  • Modelos de simulação funcional IP usados em simuladores VHDL e HDL Verilog compatíveis com Intel FPGA
  • Datapath grátis em formato de texto para uso com controlador personalizado
  • Preparado para permitir o projeto do sistema com o Platform Designer (anteriormente Qsys)

Recursos adicionais

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