High-Performance Memory Controller II SDRAM Intel® FPGA IP Core

O High-Performance Memory Controller II SDRAM Intel FPGA IP Core lida com os aspectos complexos da utilização de DDR, DDR2 e DDR3 SDRAM em velocidades de até 933 MHz. O Intellectual Property (IP) Core inicializa os dispositivos de memória, gerencia os bancos SDRAM, traduz as solicitações de leitura e gravação a partir da interface local para todos os sinais de comando SDRAM necessários e realiza a reordenação de comandos e dados.

High-Performance Memory Controller II SDRAM Intel® FPGA IP Core

O High-Performance Memory Controller II SDRAM Intel FPGA IP core é um substituto para o controlador SDRAM existente com os seguintes novos recursos aprimorados:

  • Controlador de taxa de um quarto
  • Tempo de comando 2-T para manter a largura de banda do canal de comando
  • Eficiência de acesso aleatório 50% mais alta com comando e reordenação de dados
  • Suporte para desligamento e autoatualização
  • Código de correção de erro (ECC) com gravação de sub-words
  • Este IP está incluído no conjunto de base IP que está integrado ao software Intel® Quartus® Prime Standard e Pro Edition.

Recursos

  • Suporte para dispositivos e módulos DDR, DDR2 e DDR3 SDRAM padrão do setor
  • Inclui suporte para DIMMs registrados
  • Suporta interligação eficiente de bancos
  • Gerenciamento de bancos Look-ahead
  • Emita comandos de ativação e pré-carga mais antecipados
  • Utilize pré-carregamento automático quando possível
  • Leitura/gravação em ordem (sem reordenamento)
  • Arquitetura de gerenciamento de bancos, minimizando a latência
  • Acesso de leitura/gravação com pré-carga automática
  • Cancelamento automático de pré-carga automática nos hits de página
  • Interface mapeada de memória Avalon
  • Adaptador para interface nativa
  • Interface do agente Avalon para acesso a CSR
  • Adaptação do tamanho do burst para acessos DRAM eficientes
  • Adaptador integrado de burst
  • Combina transações locais curtas em bursts de memória
  • Divide transações locais longas em bursts de memória
  • Interface de sistema integrado de baixa latência de um quarto de taxa, metade de taxa e taxa completa
  • Suporta uma velocidade de interface opcional de meio sistema
  • Manter o controlador no domínio mais do clock mais rápido para reduzir a latência
  • Projeto flexível e robusto
  • 1, 2, 4 ou 8 sinais selecionados de chips
  • Largura de dados configurável, incluindo lógica de controle posterior de dados strobe (DQS), e modo de leitura não DQS opcional para bancos laterais (FPGAs séries Intel® Stratix®)
  • Atualização automática ou controlada pelo usuário
  • Sinais de máscara de dados para operações de gravação parcial
  • Implementação rápida e fácil
  • Script de restrição gerada pelo IP Toolbench
  • Exemplo de projeto de alto nível fornecido como parte da função do Intel FPGA IP
  • Modelos de simulação funcional IP usados em simuladores VHDL e HDL Verilog compatíveis com Intel FPGA
  • Disponível em formato de texto para uso com controlador personalizado
  • Comando e reordenação de dados integrados para permitir eficiência aprimorada da largura de banda de memória
  • Suporte para desligamento e autoatualização
  • RTL em formato de texto bem documentado para facilidade de uso
  • Em conformidade com o Platform Designer (anteriormente Qsys) para permitir projetos ao nível de sistema.
  • Suporta velocidade de memória de até 933 MHz à taxa de um quarto (clock de controlador de 233 MHz)
  • Latência do controlador de cinco ciclos

Recursos adicionais

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