Aproveitando a bem-sucedida arquitetura MAX® II, os dispositivos MAX® V combinam as características de CPLD de ativação imediata e não volátil, com recursos avançados tipicamente encontrados em FPGAs, memória em chip e osciladores internos.

Projetado para baixo custo

Os CPLDs MAX® V são construídos usando um processo de fabricação de baixo custo combinado com uma seleção de pacotes populares de baixo custo. Um arranjo de E/S intercalado limitado ao bloco resulta em um tamanho de matriz pequeno, bem como um pino de baixo custo por E/S.

Projetado em conjunto com o Software Quartus Prime

Para simplificar o processo de otimização do projeto, a arquitetura do CPLD MAX® V e os algoritmos do Software Quartus® Prime foram refinados em conjunto para otimizar o desempenho de tPD, tCO, tSU, e fMAX com pinos bloqueados. Conforme a funcionalidade do projeto muda, o Software Quartus Prime aumenta a capacidade de atender ou superar os requisitos de desempenho usando atribuições de pinos bloqueados e um fluxo de compilação por botão. Todos os CPLDs MAX® V são suportados pelo software Quartus® Prime Lite Edition gratuito.