FPGAs e FPGAs SoC Intel® Stratix® 10

Os FPGAs e SoCs Intel® Stratix® 10 oferecem vantagens inovadoras em desempenho, eficiência energética, densidade e integração do sistema. Com a revolucionária Arquitetura FPGA Intel® Hyperflex™ e combinando a tecnologia Embedded Multi-Die Interconnect Bridge (EMIB) patenteada da Intel, o Advanced Interface Bus (AIB), e um crescente portfólio de chiplets, os dispositivos Intel® Stratix® 10 oferecem ganhos de até 2X no desempenho em relação aos FPGAs de alto desempenho da geração anterior.1

Consulte também: software de projetoloja de projetosdownloadscomunidadesuporte para os FPGAs Intel® Stratix® 10

FPGAs e FPGAs SoC Intel® Stratix® 10

Arquitetura FPGA Intel® Hyperflex™

Para atender aos desafios apresentados pelos sistemas da próxima geração, os FPGAs e SoCs Intel® Stratix® 10 apresentam a nova Arquitetura FPGA Intel® Hyperflex™, que oferece o dobro do desempenho de frequência de clock e um consumo de energia até 70% menor em comparação com os FPGAs de alto nível da geração anterior.2

A Arquitetura FPGA Intel® Hyperflex™ introduz registradores adicionais que podem ser ignorados em toda a malha do FPGA. Esses registros adicionais, chamados de Hyper-Registers, estão disponíveis em cada segmento de roteamento de interconexão e nas entradas de todos os blocos funcionais. Os Hyper-Registers habilitam três técnicas de projeto principais para aumentar em 2x o desempenho do núcleo:

  • Hyper-Retiming otimizado para eliminar caminhos críticos.
  • Hyper-Pipelining com zero latência para eliminar os atrasos de roteamento.
  • Hyper-Optimization flexível para obter o melhor desempenho.

Quando você usa essas técnicas em seu projeto, as ferramentas de projeto Hyper-Aware usam automaticamente os Hyper-Registers para obter a frequência máxima do clock do núcleo.

Integração de sistema em pacote 3D heterogêneo

Misturando funcionalidade e nós de processo

A integração de SiP 3D heterogêneo permite uma variedade de benefícios de nível de sistema importantes, incluindo:

Saiba mais sobre a integração de SiP 3D heterogêneo

Baixe esta publicação técnica para saber mais sobre como os FPGAs e FPGAs SoC Intel® Stratix® 10 aproveitam a integração de SiP 3D heterogêneo para oferecer inovações em desempenho, consumo de energia e formato, enquanto proporcionam maior escalabilidade e flexibilidade. Além disso, saiba como a tecnologia Intel EMIB oferece uma solução superior para integração multi-die.

Tecnologia de encapsulamento Intel EMIB para dispositivos Intel® Stratix® 10

A tecnologia Embedded Multi-Die Interconnect Bridge (EMIB) patenteada da Intel permite a integração eficaz de componentes críticos do sistema no pacote, como analógicos, memória, ASICs, CPU, etc. A tecnologia EMIB oferece um fluxo de fabricação mais simples em comparação com outras tecnologias de integração no pacote. Além disso, a EMIB elimina o uso de vias de silício (TSV) e silício intermediário especializado, possibilitando uma solução que oferece um desempenho mais alto, menos complexidade e uma integridade de sinal e alimentação superior. A EMIB usa um chip de silício pequeno embarcado no substrato para possibilitar uma interconexão de densidade ultra-alta entre matrizes. Montagem Flip Chip padrão conecta sinais de alimentação e usuário do chip para os pacotes. Essa abordagem minimiza a interferência causada por ruído de comutação e diafonia para proporcionar uma integridade de sinal e alimentação superior.

Para obter detalhes sobre a implementação específica dessa tecnologia na próxima família de dispositivos Intel® Stratix® 10, consulte a seção Transceptores.

Transceptores

Recursos

Variantes de blocos de transceptor

L-Tile (17,4G)

PCIe* Gen3x16

H-Tile (28,3G)

PCIe* Gen3x16

E-Tile (30G/58G)

4x100GE

P-Tile (16G)
Intel® Ultra Path Interconnect (Intel® UPI)

ou
PCIe* Gen4x16

Variantes dos dispositivos Intel® Stratix® 10 GX, SX GX, SX, TX, MX TX, MX DX
Número máximo de transceptores por bloco* 24 24 24 20
Taxa máxima de dados de chip para chip (NRZ/PAM4) 17,4 Gbps/- 28,3 Gbps/- 28,9 Gbps/57,8 Gbps 16 GT/s/-
Taxa máxima de dados no backplane (NRZ/PAM4) 12,5 Gbps/- 28,3 Gbps/- 28,9 Gbps/57,8 Gbps 16 GT/s/-
Perda de inserção na taxa máxima de dados Até 18 dB Até 30 dB Até 35 dB Consulte especificações e condições de PCIe* Gen4 e UPI
Hard IP

PCIe* Gen1, 2, e 3 com suporte para 1, 4, 8 e 16 vias

10G Fire Code FEC Hard IP

PCIe* Gen1, 2, e 3 com 1, 4, 8, e 16 vias

SR-IOV com

4 funções físicas e

2 mil funções virtuais

10G Fire Code FEC Hard IP

MAC de 10/25/100 GbE com RS-FEC e KP-FEC Intel® Ultra Path Interconnect (Intel® UPI)
PCIe* Gen1, 2, 3, e 4 com 1, 4, 8 e 16 vias
SR-IOV com
8 funções físicas
2048 funções virtuais
Suporte para bifurcação de portas para endpoint 2x8 ou rootport 4x4
Recursos de bypass da camada de transação (TL)
Inicialização da configuração via protocolo (CvP)
Modo autônomo
VirtIO
IOV escalável
Memória virtual compartilhada
*Consulte as tabelas de produtos do dispositivo Intel® Stratix® 10 para o número exato de transceptores disponíveis em uma combinação de dispositivo e pacote.

Interconexão com CPUs, ASICs e ASSPs

Direcionados para aplicativos de aceleração de alto desempenho, cada vez mais usados nos mercados de data center, de redes, de computação em nuvem, e de testes e medição, os FPGAs Intel® Stratix® 10 DX incluem blocos de Hard e Soft IP que suportam interfaces UPI e PCIe* Gen4.

Uma interface coerente de baixa latência e alto desempenho é obtida ao conectar o FPGA a processadores escaláveis Intel® Xeon® selecionados por meio da Intel® Ultra Path Interconnect (Intel® UPI), enquanto a interface não coerente aproveita qualquer dispositivo compatível com PCI Express* (PCIe*) Gen4.

Recursos detalhados da solução de interconexão dos FPGAs e SoCs Intel® Stratix® 10:

  • Blocos de Hard IP Intel UPI nos dispositivos Intel® Stratix® 10, com suporte para os blocos de Soft IP Cache Agent e Home Agent.
  • Blocks de Hard IP PCI Express Gen4 x16, com recursos como modos de bifurcação de endpoint e rootport, suporte de virtualização para Single-Root I/O Virtualization (SR-IOV), Virtual I/O Device (VIRTIO), Intel® Scalable I/O Virtualization (Intel® Scalable IOV), e modo de bypass da camada de transação.

Interfaces de memória externa

Os dispositivos Intel® Stratix® 10 oferecem suporte para interfaces de memória, incluindo interfaces seriais e paralelas.

Interfaces de memória paralelas

Os dispositivos Intel® Stratix® 10 oferecem suporte para memória paralela de até 2.666 Mbps para SDRAM DDR4 e suporta uma ampla gama de protocolos adicionais apresentados abaixo.

  • O controlador de memória físico oferece alto desempenho com baixo consumo de energia, incluindo suporte para:
    • DDR4.
    • DDR3 / DDR3L.
    • LPDDR3.
  • O suporte para controlador lógico oferece flexibilidade para suportar uma ampla gama de padrões de interface de memória, incluindo:
    • RLDRAM 3.
    • QDR II+ / QDR II + Xtreme / QDR IV.
    • Módulos Intel® Optane™ DC persistent memory selecionados.

Processamento de sinal digital (DSP)

Com os dispositivos Intel® Stratix® 10, os projetos de processamento de sinal digital (DSP) podem alcançar até 10 trilhões de operações de ponto flutuante por segundo (TFLOPS) em operações de ponto de flutuante de precisão simples IEEE 754. Este nível sem precedentes de taxa de transferência computacional é possível por meio de um operador de ponto flutuante rígido em cada bloco de DSP. Foi inicialmente apresentado na família de dispositivos Intel® Arria® 10 e agora foi ampliado para oferecer uma taxa de transferência de uma ordem de grandeza superior nos FPGAs e SoCs Intel® Stratix® 10. Leia o Breve histórico do DSP dos FPGAs e SoCs Intel® Stratix® 10.

Bloco de DSP do dispositivo Intel® Stratix® 10

AI Tensor Block

Usando o FPGA Intel® Stratix® 10 NX, os projetos de aceleração de IA podem alcançar até 143 TOPS/TFLOPS com INT8/Block Floating Point 16 (Block FP16) a ~1 TOPS/W ou 286 TOPS/TFLOPS com INT4/Block Floating Point 12 (Block FP12) a ~2 TOPS/W3. Essa taxa de transferência computacional é possibilitada por um novo tipo de bloco de computação otimizado para IA chamado de AI Tensor Block. A arquitetura do AI Tensor Block contém três unidades de produtos pontuais, cada uma com dez multiplicadores e dez acumuladores, para um total de 30 multiplicadores e 30 acumuladores em cada bloco. A arquitetura do AI Tensor Block é ajustada para multiplicações comuns de matriz por matriz ou matriz por vetor usadas em uma variedade de computações de IA, com recursos projetados para trabalhar com eficiência com matrizes pequenas e grandes.

Os FPGAs e SoCs Intel® Stratix® 10 garantem alta confiabilidade e oferecem recursos de atenuação de SEU.

  • Detecção avançada de SEU (ASD).
    • Processamento de sensibilidade.
    • Marcação de hierarquia.
  • Injeção de falhas.
    • Use para caracterizar e melhorar seus projetos.

Ferramentas de desenvolvimento de SoC Intel® Stratix® 10

A Intel® SoC FPGA Embedded Development Suite (SoC EDS) incluindo o ARM* Development Studio* 5 (DS-5*) suporta SoCs Intel® Stratix® 10, oferecendo uma depuração heterogênea, criação de perfis e visualização total do chip. A SoC EDS unifica todas as informações de depuração de software dos domínios da CPU e do FPGA, e as apresenta de forma organizada na interface de usuário DS-5 padrão. O kit de ferramentas oferece aos usuários um nível de visibilidade e controle de depuração sem precedentes que oferece ganhos de produtividade substanciais.

Para saber mais, acesse a página do SoC Intel® Stratix® 10.

Informações de produto e desempenho

1

Comparison based on Stratix® V vs. Intel® Stratix® 10 using Intel® Quartus® Prime Pro 16.1 Early Beta. Stratix® V Designs were optimized using 3 step optimization process of Hyper-Retiming, Hyper-Pipelining, and Hyper-Optimization in order to utilize Intel® Stratix® 10 architecture enhancements of distributed registers in core fabric. Designs were analyzed using Intel® Quartus® Prime Pro Fast Forward Compile performance exploration tool. For more details, refer to Intel® Hyperflex™ FPGA Architecture Overview White Paper: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf. Actual performance users will achieve varies based on level of design optimization applied. Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase. For more complete information about performance and benchmark results, visit www.intel.com.br/benchmarks.

2

Os testes medem o desempenho de componentes em um teste em particular, em sistemas específicos. Diferenças no hardware, software ou configuração afetarão o desempenho real. Consulte outras fontes de informação para avaliar o desempenho quando pensar na sua compra. Para obter informações mais completas sobre desempenho e resultados do parâmetro de comparação, visite www.intel.com/benchmarks.

3

Com base em estimativas internas da Intel.
Os testes medem o desempenho de componentes em um teste em particular, em sistemas específicos. Diferenças no hardware, software ou configuração afetarão o desempenho real. Consulte outras fontes de informação para avaliar o desempenho quando pensar na sua compra. Para obter informações mais completas sobre desempenho e resultados do parâmetro de comparação, visite www.intel.com.br/benchmarks.
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