FPGA e FPGA SoC Intel® Stratix® 10

O FPGA e o FPGA SoC Intel® Stratix® 10 oferecem vantagens inovadoras em desempenho, eficiência energética, densidade e integração de sistemas. Com a revolucionária Arquitetura FPGA Intel® Hyperflex™ e combinando a tecnologia Embedded Multi-Die Interconnect Bridge (EMIB) patenteada da Intel, o Advanced Interface Bus (AIB), e um crescente portfólio de chiplets, os dispositivos Intel® Stratix® 10 oferecem ganhos de até 2X no desempenho em relação aos FPGAs de alto desempenho da geração anterior.¹

Consulte também: software de projeto, loja de projetos, downloads, comunidade e suporte para o FPGA

FPGA e FPGA SoC Intel® Stratix® 10

Arquitetura FPGA Intel® Hyperflex™

Para atender aos desafios apresentados pelos sistemas da próxima geração, os FPGAs e SoCs Intel® Stratix® 10 apresentam a nova Arquitetura FPGA Intel® Hyperflex™, que oferece o dobro do desempenho de frequência de clock e um consumo de energia até 70% menor em comparação com os FPGAs de alto nível da geração anterior.²

Benefícios

Aproveite o dobro do desempenho de frequência de clock do núcleo para obter taxas de transferência revolucionárias.

Use frequências de clock mais rápidas para reduzir as larguras de barramento e o tamanho da propriedade intelectual (IP), liberando recursos de FPGA adicionais para acrescentar uma maior funcionalidade.

Use o tamanho de IP reduzido — possibilitado pela Arquitetura FPGA Intel® Hyperflex™ — para consolidar projetos que abrangem vários dispositivos em um único dispositivo, reduzindo assim o consumo de energia em até 70% em comparação com os dispositivos da geração anterior.

Aumente o desempenho com menos congestionamento no roteamento e menos iterações de projeto usando as ferramentas de projeto Hyper-Aware.

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A Arquitetura FPGA Intel® Hyperflex™ introduz registradores adicionais que podem ser ignorados em toda a malha do FPGA. Esses registros adicionais, chamados de Hyper-Registers, estão disponíveis em cada segmento de roteamento de interconexão e nas entradas de todos os blocos funcionais. Os Hyper-Registers habilitam três técnicas de projeto principais para aumentar em 2x o desempenho do núcleo:

Hyper-Retiming otimizado para eliminar caminhos críticos.
Hyper-Pipelining com zero latência para eliminar os atrasos de roteamento.
Hyper-Optimization flexível para obter o melhor desempenho.

Quando você usa essas técnicas em seu projeto, as ferramentas de projeto Hyper-Aware usam automaticamente os Hyper-Registers para obter a frequência máxima do clock do núcleo.

Arquitetura FPGA Intel® Hyperflex™ em dispositivos Intel® Stratix® 10

Saiba como as inovações da Arquitetura FPGA Intel® Hyperflex™ ajudam desenvolvedores a alcançar seus objetivos de desempenho.

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Saiba como as inovações em software de projeto da Arquitetura FPGA Intel® Hyperflex™ reduzem as iterações de projeto e aumentam a produtividade do desenvolvedor para um tempo de comercialização rápido.

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Otimize projetos com a Arquitetura FPGA Intel® Hyperflex™

A Arquitetura FPGA Intel® Hyperflex™ habilita três técnicas de projeto principais para aumentar em 2x o desempenho do núcleo: Hyper-Retiming, Hyper-Pipelining, e Hyper-Optimization. Leia o Manual de projetos de alto desempenho do dispositivo Intel® Stratix® 10 para saber como combinar essas técnicas de otimização de desempenho para obter as frequências de clock mais altas nos dispositivos Intel® Stratix® 10.

Baixe o Manual de projetos de alto desempenho do Intel® Stratix® 10 ›

Comece agora a projetar com a Arquitetura FPGA Intel® Hyperflex™

A Arquitetura FPGA Intel® Hyperflex™ aproveita o fluxo de projeto Hyper-Aware. Este fluxo incorpora o inovador recurso Fast Forward Compile que permite que desenvolvedores realizem uma exploração rápida do desempenho do projeto e alcancem níveis revolucionários de desempenho.

O recurso Fast Forward Compile está disponível hoje, para que possa começar a projetar com a Arquitetura FPGA Intel® Hyperflex™ para dispositivos Intel® Stratix® 10. Entre em contato com o seu representante de vendas para obter uma licença.

Entre em contato com seu representante de vendas local sobre a avaliação do recurso Fast Forward Compile.

Assista o vídeo de demonstração do recurso Fast Forward Compile

Assista este vídeo de demonstração sobre o recurso Fast Forward Compile para projetos dos dispositivos Intel® Stratix® 10. Este vídeo mostra como o recurso Fast Forward Compile oferece capacidades de exploração de desempenho inovadoras e implementa as três otimizações de projeto principais para a Arquitetura FPGA Intel® Hyperflex™, incluindo:

Como superar as restrições de retiming para habilitar Hyper-Retiming.
Como otimizar projetos para implementar o Hyper-Pipelining.
Como identificar e superar gargalos de desempenho para Hyper-Optimization.

Encontre treinamento sobre a Arquitetura FPGA Intel® Hyperflex™

A Intel oferece cursos de treinamento com instrutor e cursos de treinamento on-line que abordam as técnicas de otimização de projeto para extrair o desempenho máximo de seu projeto usando a Arquitetura FPGA Intel® Hyperflex™.

Integração de sistema em pacote 3D heterogêneo

Os FPGAs e SoCs Intel® Stratix® 10 utilizam a tecnologia de sistema em pacote (SiP) 3D heterogêneo para integrar uma malha central de FPGA monolítica com blocos de transceptor SiP 3D e outros componentes avançados em um único pacote.

Leia a publicação técnica “Habilitando plataformas de última geração usando a tecnologia de sistema em pacote 3D da Intel” (PDF) ›

Soluções escaláveis e flexíveis

A integração de SiP 3D heterogêneo permite um caminho escalável e flexível para oferecer múltiplas variantes de produto que combinam funcionalidade e/ou nós de processo eficazmente em um único pacote.

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Misturando funcionalidade e nós de processo

A integração de SiP 3D heterogêneo permite uma variedade de benefícios de nível de sistema importantes, incluindo:

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Saiba mais sobre a integração de SiP 3D heterogêneo

Baixe esta publicação técnica para saber mais sobre como os FPGAs e FPGAs SoC Intel® Stratix® 10 aproveitam a integração de SiP 3D heterogêneo para oferecer inovações em desempenho, consumo de energia e formato, enquanto proporcionam maior escalabilidade e flexibilidade. Além disso, saiba como a tecnologia Intel EMIB oferece uma solução superior para integração multi-die.

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Tecnologia de encapsulamento Intel EMIB para dispositivos Intel® Stratix® 10

A tecnologia Embedded Multi-Die Interconnect Bridge (EMIB) patenteada da Intel permite a integração eficaz de componentes críticos do sistema no pacote, como analógicos, memória, ASICs, CPU, etc. A tecnologia EMIB oferece um fluxo de fabricação mais simples em comparação com outras tecnologias de integração no pacote. Além disso, a EMIB elimina o uso de vias de silício (TSV) e silício intermediário especializado, possibilitando uma solução que oferece um desempenho mais alto, menos complexidade e uma integridade de sinal e alimentação superior. A EMIB usa um chip de silício pequeno embarcado no substrato para possibilitar uma interconexão de densidade ultra-alta entre matrizes. Montagem Flip Chip padrão conecta sinais de alimentação e do usuário do chip para os pacotes. Essa abordagem minimiza a interferência causada por ruído de comutação e diafonia para proporcionar uma integridade de sinal e alimentação superior.

Para obter detalhes sobre a implementação específica dessa tecnologia na próxima família de dispositivos Intel® Stratix® 10, consulte a seção Transceptores.

Transceptores

Os FPGAs e FPGAs SoC Intel® Stratix® 10 apresentam uma nova era de tecnologia de transceptor com a introdução dos inovadores transceptores de sistema em pacote (SiP) 3D heterogêneos. Os blocos de transceptor são combinados com uma malha central programável monolítica usando uma integração de sistema em pacote para atender às crescentes demandas por largura de banda do sistema em virtualmente todos os segmentos de mercado. Os blocos de transceptor permitem um FPGA com a maior contagem de canais de transceptor sem sacrificar a facilidade de uso.

Recursos	Variantes de blocos de transceptor
	L-Tile (17,4G) PCIe* Gen3x16	H-Tile (28,3G) PCIe* Gen3x16	E-Tile (30G/58G) 4x100GE	P-Tile (16G) Intel® Ultra Path Interconnect (Intel® UPI) ou PCIe* Gen4x16
Variantes dos dispositivos Intel® Stratix® 10	GX, SX	GX, SX, TX, MX	TX, MX	DX
Número máximo de transceptores por bloco*	24	24	24	20
Taxa máxima de dados de chip para chip (NRZ/PAM4)	17,4 Gbps/-	28,3 Gbps/-	28,9 Gbps/57,8 Gbps	16 GT/s/-
Taxa máxima de dados no backplane (NRZ/PAM4)	12,5 Gbps/-	28,3 Gbps/-	28,9 Gbps/57,8 Gbps	16 GT/s/-
Perda de inserção na taxa máxima de dados	Até 18 dB	Até 30 dB	Até 35 dB	Consulte especificações e condições de PCIe* Gen4 e UPI
Hard IP	PCIe* Gen1, 2, e 3 com suporte para 1, 4, 8 e 16 vias 10G Fire Code FEC Hard IP	PCIe* Gen1, 2, e 3 com 1, 4, 8, e 16 vias SR-IOV com 4 funções físicas e 2 mil funções virtuais 10G Fire Code FEC Hard IP	MAC de 10/25/100 GbE com RS-FEC e KP-FEC	Intel® Ultra Path Interconnect (Intel® UPI) PCIe* Gen1, 2, 3, e 4 com 1, 4, 8 e 16 vias SR-IOV com 8 funções físicas 2048 funções virtuais Suporte para bifurcação de portas para endpoint 2x8 ou rootport 4x4 Recursos de bypass da camada de transação (TL) Inicialização da configuração via protocolo (CvP) Modo autônomo VirtIO IOV escalável Memória virtual compartilhada
*Consulte as tabelas de produtos do dispositivo Intel® Stratix® 10 para o número exato de transceptores disponíveis em uma combinação de dispositivo e pacote.

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Vantagens do SiP 3D heterogêneo

Os dispositivos Intel® Stratix® 10 GX e SX suportam taxas de dados de até 28,3 Gbps, permitindo protocolos convencionais.
Os dispositivos Intel® Stratix® 10 TX e MX suportam taxas de dados de até 57,8 Gbps PAM4, permitindo protocolos convencionais e futuros, incluindo suporte para PAM4.
Os dispositivos Intel® Stratix® 10 DX suportam taxas de dados de PCIe* de até 16 GT/s por via, e taxas de dados de UPI de até 11,2 GT/s, permitindo uma conexão convencional e coerente ao futuros processadores escaláveis Intel® Xeon® selecionados.

Até 144 canais full duplex.
Até 6 instâncias de hard IP PCI Express* (PCIe*) Gen3 x16.
Até 4 instâncias de hard IP PCI Express* (PCIe*) Gen4 x16 (P-Tile).
Até 3 instâncias de hard IP Intel® Ultra Path Interconnect (Intel® UPI).
Suporte para Hard IP: MAC de 100GE e PHY, RS-FEC.

Quatro blocos de transceptor diferentes capazes de atender aos requisitos de protocolos atuais e futuros.
Os transceptores de modo duplo permitem a comutação entre os esquemas de modulação PAM4 e NRZ.
Até 16 GB de memória DRAM HBM2 no pacote com 512 Gbps.

Equalização linear de tempo contínuo (CTLE) adaptativa e equalização de feedback de decisão (DFE) adaptativa atendem às necessidades de aplicações de longo alcance.
Mecanismo de calibração de integridade de sinal de precisão (PreSICE).
Subcamada de codificação física (PCS) e anexo de meio físico (PMA) com recursos de reconfiguração dinâmica.

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Interconexão com CPUs, ASICs e ASSPs

Direcionados para aplicativos de aceleração de alto desempenho, cada vez mais usados nos mercados de data center, de redes, de computação em nuvem, e de testes e medição, os FPGAs Intel® Stratix® 10 DX incluem blocos de Hard e Soft IP que suportam interfaces UPI e PCIe* Gen4.

Uma interface coerente de baixa latência e alto desempenho é obtida ao conectar o FPGA a processadores escaláveis Intel® Xeon® selecionados por meio da Intel® Ultra Path Interconnect (Intel® UPI), enquanto a interface não coerente aproveita qualquer dispositivo compatível com PCI Express* (PCIe*) Gen4.

Recursos detalhados da solução de interconexão dos FPGAs e SoCs Intel® Stratix® 10:

Blocos de Hard IP Intel UPI nos dispositivos Intel® Stratix® 10, com suporte para os blocos de Soft IP Cache Agent e Home Agent.
Blocks de Hard IP PCI Express Gen4 x16, com recursos como modos de bifurcação de endpoint e rootport, suporte de virtualização para Single-Root I/O Virtualization (SR-IOV), Virtual I/O Device (VIRTIO), Intel® Scalable I/O Virtualization (Intel® Scalable IOV), e modo de bypass da camada de transação.

Interfaces de memória externa

Os dispositivos Intel® Stratix® 10 oferecem suporte para interfaces de memória, incluindo interfaces seriais e paralelas.

Interfaces de memória paralelas

Os dispositivos Intel® Stratix® 10 são compatíveis com memória paralela de até 2.666 Mbps para SDRAM DDR4 e são compatíveis com uma ampla gama de protocolos adicionais apresentados abaixo.

O controlador de memória físico oferece alto desempenho com baixo consumo de energia, incluindo suporte para:
- DDR4.
- DDR3 / DDR3L.
- LPDDR3.
O suporte para controlador lógico oferece flexibilidade para suportar uma ampla gama de padrões de interface de memória, incluindo:
- RLDRAM 3.
- QDR II+ / QDR II + Xtreme / QDR IV.
- Módulos Intel® Optane™ DC persistent memory selecionados.

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Página de soluções de suporte para interface memória externa

Gerenciador de dispositivos seguros

A família de dispositivos Intel® Stratix® 10 apresenta um novo Secure Device Manager (SDM) disponível em todas as densidades e variantes da família de dispositivos. Servindo como um centro de comando central para todo o FPGA, o Secure Device Manager controla operações-chave, como configuração, segurança do dispositivo, respostas a transtornos de evento único (SEU) e gerenciamento de energia. O Secure Device Manager cria um sistema de gerenciamento unificado e seguro para todo o dispositivo, incluindo a malha do FPGA, o hard processor system (HPS) em SoCs, blocos de Hard IP embarcados, e blocos de E/S.

Leia o Guia do usuário para segurança dos dispositivos Intel® Stratix®

Principais serviços fornecidos pelo SDM

Gerencia a inicialização do dispositivo no modo de usuário.
Suporta o carregamento de dados de configuração do usuário.
Descompactação do fluxo de bits de configuração.

Autenticação e autorização do fluxo de bits.
Decodificação do fluxo de bits.
Provisionamento e armazenamento de chaves para fluxo de bits seguro.
Monitoramento de violações.

Detecção e correção de SEU

Gerencia operações de ID de tensão inteligente
Monitora fontes de alimentação críticas.

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Benefícios mais importantes do Secure Device Manager

Com um processador dedicado gerenciando a configuração, os usuários do FPGA Intel® Stratix® 10 podem controlar a ordem de configuração da lógica do núcleo no FPGA ou SoC. Você também pode selecionar se o projeto do FPGA ou o aplicativo do processador é inicializado primeiro, e se o primeiro sistema gerencia o controle de configuração do segundo. O Secure Device Manager permite uma maior flexibilidade e controle de configuração selecionada pelo usuário em comparação com FPGAs e SoCs da geração anterior.

Você pode controlar as respostas do FPGA ou SoC à detecção de SEU ou violações, usando um processador dedicado no Secure Device Manager. Os dispositivos Intel® Stratix® 10 também suportam o apagamento de dados de dispositivo programado pelo usuário, onde a zeroização de dados reativa serve como uma resposta de segurança.

Os dispositivos Intel® Stratix® 10 implementam uma Função fisicamente não-clonável (PUF) que oferece segurança líder do setor para a proteção de chaves de criptografia de fluxo de bits.

Os dispositivos Intel® Stratix® 10 incluem sensores de temperatura no chip e monitores de tensão na trilha do dispositivo para detectar violações no FPGA ou SoC. Além disso, o processador seguro no Secure Device Manager permite atualizar o processo de configuração. Você pode implantar ordem de configuração diferente ou processos de criptografia atualizados em campo caso um processo de configuração específico seja considerado ineficiente em relação ao perfil da ameaça.

Os dispositivos Intel® Stratix® 10 suportam um esquema de autenticação e autorização de chaves assimétrico complexo. Você pode usar várias chaves para autenticar uma seção de fluxo de bits, e pode usar chaves diferentes para autentificar fluxos de bits e seções de fluxo de bits diferentes. Você pode controlar as permissões de uma chave de assinatura autorizada, bem como revogar e substituir as chaves de assinatura.

Os dispositivos Intel® Stratix® 10 implementam um esquema de criptografia de fluxo de bits avançado que minimiza a quantidade de dados criptografada por uma chave específica. Você pode escolher criptografar seções do fluxo de bits com chaves diferentes ou habilitar um modo de atualização de chaves que automaticamente aplica as chaves de criptografia em cada seção do fluxo de bits.

Os recursos de autenticação de usuário e comando do Secure Device Manager também permitem uma nova classe de funções de manutenção de dispositivos seguros para a família de dispositivos Intel® Stratix® 10. Essas funções incluem:

Atualização remota segura (autenticada).
Autorização de devolução de material (RMA) segura para dispositivos sem revelar as chaves do usuário.
Depuração segura de projetos e do código do processador ARM*.
Gerenciamento seguro de chaves.

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Processamento de sinal digital (DSP)

Com os dispositivos Intel® Stratix® 10, os projetos de processamento de sinal digital (DSP) podem alcançar até 10 trilhões de operações de ponto flutuante por segundo (TFLOPS) em operações de ponto de flutuante de precisão simples IEEE 754. Este nível sem precedentes de taxa de transferência computacional é possível por meio de um operador de ponto flutuante rígido em cada bloco de DSP. Foi inicialmente apresentado na família de dispositivos Intel® Arria® 10 e agora foi ampliado para oferecer uma taxa de transferência de uma ordem de grandeza superior nos FPGAs e SoCs Intel® Stratix® 10. Leia o Breve histórico do DSP dos FPGAs e SoCs Intel® Stratix® 10.

Download da tabela da família de produtos (PDF)

Bloco de DSP do dispositivo Intel® Stratix® 10

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AI Tensor Block

Usando o FPGA Intel® Stratix® 10 NX, os projetos de aceleração de IA podem alcançar até 143 TOPS/TFLOPS com INT8/Block Floating Point 16 (Block FP16) a ~1 TOPS/W ou 286 TOPS/TFLOPS com INT4/Block Floating Point 12 (Block FP12) a ~2 TOPS/W³. Essa taxa de transferência computacional é possibilitada por um novo tipo de bloco de computação otimizado para IA chamado de AI Tensor Block. A arquitetura do AI Tensor Block contém três unidades de produtos pontuais, cada uma com dez multiplicadores e dez acumuladores, para um total de 30 multiplicadores e 30 acumuladores em cada bloco. A arquitetura do AI Tensor Block é ajustada para multiplicações comuns de matriz por matriz ou matriz por vetor usadas em uma variedade de computações de IA, com recursos projetados para trabalhar com eficiência com matrizes pequenas e grandes.

AI Tensor Block do FPGA Intel® Stratix® 10 NX

Os multiplicadores do AI Tensor Block têm precisões básicas de INT8 e INT4 e suportam os formatos numéricos Block Floating Point 16 (Block FP16) e Block Floating Point 12 (Block FP12) através de hardware de suporte para expoente compartilhado. Todas as adições ou acumulações podem ser executadas com precisão de ponto flutuante de precisão simples (FP32) INT32 e IEEE754, e vários AI Tensor Blocks podem ser usados conjuntamente em cascata para suportar matrizes maiores.

Atenuação de SEU

Transtornos de evento único (SEUs) são alterações raras e não intencionais no estado dos elementos da memória interna causados por efeitos de radiação. A alteração no estado resulta em um erro soft e não há danos permanentes ao dispositivo.

Os dispositivos Intel® Stratix® 10 têm taxas de transtorno intrinsicamente baixas em resultado da alta imunidade contra SEU fornecida pelo processo tri-gate de 14 nm da Intel. Além disso, a Intel oferece um recurso otimizado para determinar onde um transtorno ocorreu em seu projeto para que você possa projetar seu sistema para ter a resposta apropriada.

Os FPGAs e SoCs Intel® Stratix® 10 garantem alta confiabilidade e oferecem recursos de atenuação de SEU.

Detecção avançada de SEU (ASD).
- Processamento de sensibilidade.
- Marcação de hierarquia.
Injeção de falhas.
- Use para caracterizar e melhorar seus projetos.

Saiba mais

Atenuação de transtornos de evento único

Guia do usuário do núcleo de IP para detecção avançada de SEU da Intel (INTEL_ADV_SEU_DETECTION)

Depuração de transtornos de evento único usando o depurador de injeção de falhas

Introdução a transtornos de evento único (PDF)

Entendendo interrupções funcionais de evento único em projetos de FPGA (PDF)

Hard Processor System

Ampliando a liderança da Intel em SoCs, os SoCs Intel® Stratix® 10 incluem um hard processor system (HPS) de última geração para oferecer os SoCs com o mais alto desempenho e a mais alta eficiência energética do setor. No coração do HPS está um cluster de processadores quad-core ARM* Cortex*-A53 altamente eficiente. Este processador é otimizado para um altíssimo desempenho por watt, o que reduz o consumo de energia em até 50% em relação a FPGAs SoC da geração anterior. Além disso, o HPS inclui uma unidade de gerenciamento de memória do sistema, uma unidade de coerência de cache, um controlador de memória físico, e um rico conjunto de periféricos embarcados.

Ferramentas de desenvolvimento de SoC Intel® Stratix® 10

A Intel® SoC FPGA Embedded Development Suite (SoC EDS), incluindo o ARM * Development Studio* 5 (DS-5*), é compatível com SoCs Intel® Stratix® 10, oferecendo uma depuração heterogênea, criação de perfis e visualização total do chip. A SoC EDS unifica todas as informações de depuração de software dos domínios da CPU e do FPGA, e as apresenta de forma organizada na interface de usuário DS-5 padrão. O kit de ferramentas oferece aos usuários um nível de visibilidade e controle de depuração sem precedentes que oferece ganhos de produtividade substanciais.

Para saber mais, acesse a página do SoC Intel® Stratix® 10.

Recursos adicionais

Explore mais conteúdo relacionado a dispositivos Intel® FPGA, como placas de desenvolvimento, propriedade intelectual, suporte e muito mais.

Recursos de suporte técnico

Centro de recursos para treinamento, documentação, downloads, ferramentas e opções de suporte.

Placas de desenvolvimento

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Informações de produto e desempenho

Comparison based on Stratix® V vs. Intel® Stratix® 10 using Intel® Quartus® Prime Pro 16.1 Early Beta. Stratix® V Designs were optimized using 3 step optimization process of Hyper-Retiming, Hyper-Pipelining, and Hyper-Optimization in order to utilize Intel® Stratix® 10 architecture enhancements of distributed registers in core fabric. Designs were analyzed using Intel® Quartus® Prime Pro Fast Forward Compile performance exploration tool. For more details, refer to Intel® Hyperflex™ FPGA Architecture Overview White Paper: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf. Actual performance users will achieve varies based on level of design optimization applied. Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase. For more complete information about performance and benchmark results, visit www.intel.com.br/benchmarks.

Os testes medem o desempenho de componentes em um teste em particular, em sistemas específicos. Qualquer diferença no hardware, no software ou na configuração do sistema pode afetar o desempenho real. Consulte outras fontes de informação para avaliar o desempenho antes de fazer a sua compra. Para obter informações mais completas sobre desempenho e resultados do parâmetro de comparação, visite www.intel.com/benchmarks.

Com base em estimativas internas da Intel.
Os testes medem o desempenho de componentes em um teste em particular, em sistemas específicos. Qualquer diferença no hardware, no software ou na configuração do sistema pode afetar o desempenho real. Consulte outras fontes de informação para avaliar o desempenho antes de fazer a sua compra. Para obter informações mais completas sobre desempenho e resultados do parâmetro de comparação, visite www.intel.com/benchmarks.
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