FPGA Cyclone® IV
A família de FPGAs Cyclone® IV amplia a liderança da série Intel® Cyclone® ao fornecer FPGAs de baixa potência com opções de transceptores. Ideal para aplicativos de alto volume sensíveis ao custo, os FPGAs Cyclone® IV permitem atender aos crescentes requisitos de largura de banda. A família de produtos é recomendada para aplicativos e projetos centrados na borda.
Consulte também: software de projeto, loja de projetos, downloads, comunidade e suporte para o FPGAFPGA Cyclone® IV
PotênciaPowerMultiplicadores embarcados (PDF)Blocos de memória (PDF)Redes e PLLs de clock (PDF)Configuração e atualizações remotas de sistema (PDF)Atenuação de SEU (PDF) | TransceptoresInterfaces de memória externaRecursos de E/S (PDF)I/O features (PDF) |
Recursos de projeto completos
Para um fluxo de projeto tranquilo e bem-sucedido que rapidamente transforme suas ideias em receita, a Intel oferece um ambiente de projeto completo para FPGAs Cyclone® IV, incluindo:
FPGAs Cyclone® IV GX: Visão geral do transceptor
A família de FPGAs Cyclone® IV amplia a liderança da série Intel® Cyclone® ao oferecer os FPGAs de menor custo e potência do mercado, agora com transceptores.
Nem todos os transceptores de baixo custo são criados iguais. O FPGA Cyclone® IV GX foi projetado especificamente para permitir a implementação de múltiplos protocolos em uma única quadra e para permitir frequências de recepção e transmissão independentes. Essa flexibilidade ajuda a utilizar totalmente todos os recursos de transceptor disponíveis e manter projetos em um dispositivo de menor tamanho e custo.Principais recursos dos transceptores:
- Até oito transceptores com recuperação de dados de clock (CDR), suportando taxas de dados de 600 Mbps a 3,125 Gbps.Datapath de transceptor flexível e fácil de configurar para implementar protocolos padrão do setor e proprietários.Configurações de pré-ênfase programáveis e tensão de saída diferencial (VOD) ajustável para integridade de sinal aprimorada.Equalização de receptor controlada pelo usuário para compensar perdas dependentes de frequência no meio físico.Reconfiguração dinâmica do transceptor para suportar vários protocolos e taxas de dados no mesmo canal sem reprogramar o FPGA.Suporte para recursos de protocolo como clocks de espalhamento de espectro em configurações PCI Express*, DisplayPort, V-by-One e SATA.Circuitos dedicados compatíveis com a interface física para PCI Express*, XAUI e Ethernet Gbps.Interface PIPE que se conecta diretamente ao Hard IP PCI Express* Gen1 (2.5 Gbps) embarcado para suportar aplicações de endpoint ou rootport x1, x2, ou x4 compatíveis com PCI-SIG*.Duas entradas de malha de captura de fase (PLL) em cada transmissor; o dispositivo EP4CGX50 e dispositivos maiores também possuem divisores de clock independentes para permitir taxas de clock diferentes para cada canal.Ordenamento de bytes integrado para que um quadro ou pacote sempre comece em uma via conhecida.Codificador e decodificador 8B/10B que executa codificação de 8 bits para 10 bits e decodificação de 10 bits para 8 bits.Reguladores de alimentação na matriz para bomba de carga para PLL de transmissão e recepção, e oscilador controlado por tensão (VCO) para uma imunidade a ruídos superior.Desacoplamento de fonte de alimentação em chip para satisfazer requisitos de correntes transitórias em frequências superiores, o que reduz a necessidade de capacitores de desacoplamento na placa.Recursos de diagnóstico como loopback serial, loopback paralelo, loopback serial reverso e capacidade para loopback primário e secundário no bloco de Hard IP PCI Express* compatível com PCI-SIG*.A figura seguinte mostra o diagrama de blocos dos transceptores do FPGA Cyclone® IV GX, tanto o anexo de meio físico (PMA) como a subcamada de codificação física (PCS). Os blocos dentro da PCS podem ser contornados, dependendo dos seus requisitos.
Diagrama de blocos dos transceptores, PMA e PCS Cyclone® IV GX
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