Perguntas frequentes

Perguntas frequentes

A família de processadores embarcados Nios II é a solução de processador embarcado softcore de segunda geração da Altera. Os núcleos do processador Nios II são processadores RISC de 32 bits que compartilham uma arquitetura comum de conjunto de instruções e são otimizados para uso em todas as principais famílias FPGA da Altera. Acesse a página do processador Nios II para mais detalhes.

O processador Nios II é disponibilizado como três núcleos distintos para oferecer a você a máxima flexibilidade de projeto, ao mesmo tempo equilibrando as necessidades de desempenho do sistema com o uso do elemento lógico (LE). Todos os três núcleos estão incluídos nos kits de desenvolvimento Nios II e são compatíveis com a ferramenta de projeto SOPC Builder.

A família do processador Nios II é composta destes núcleos:

Nios II/f (rápido) — desempenho máximo e utilização moderada de FPGA

Nios II/s (padrão) — alto desempenho, baixa utilização de FPGA

Nios II/e (econômico) — desempenho moderado, utilização mínima de FPGA

Ao implementar um processador como um núcleo de propriedade intelectual (IP) com codificação por linguagem de descrição de hardware (HDL) você obtém uma solução perfeita porque pode escolher a combinação de periféricos, desempenho e processador que melhor atende às necessidades de seu sistema. As implementações tipo hard macro são essencialmente ASICs e não têm a mesma flexibilidade; elas levam tanto tempo para serem implantadas que impedem que você tire proveito das tecnologias de processo mais recentes. Os processadores soft core, por outro lado, podem migrar imediatamente para a tecnologia FPGA mais recente, como as séries de FPGA Stratix® ou Cyclone. Além disso, as soluções padrão baseadas em microprocessador estão sujeitas a problemas de obsolescência, enquanto as soluções baseadas no Nios II resistem à obsolescência porque são construídas a partir de HDL redirecionável.

O processador Nios II possui uma arquitetura de conjunto de instruções RISC de 32 bits, enquanto o processador Nios da primeira geração tem uma arquitetura de conjunto de instruções de 16 bits. O núcleo do processador Nios II atinge novos níveis de eficiência e desempenho em relação ao núcleo do processador Nios porque consome menos recursos de FPGA e quadruplica o desempenho computacional. O processador Nios II também simplifica o processo de seleção do processador fornecendo um conjunto de núcleos pré-otimizados visando um preço específico (uso lógico) e restrições de desempenho.

A família do processador Nios II pode ser usada em uma ampla gama de aplicações que exigem um microprocessador embarcado de 32 bits de uso geral.

Os processadores Nios II são totalmente compatíveis com todos os SoC Altera, FPGAs e ASICs HardCopy.

A licença IP do processador Nios II é isenta de royalties e perpétua, o que significa que permite ao usuário usar o núcleo IP do processador Nios II para sempre e não estabelece limite no número de processadores Nios II que podem ser usados em um determinado design ou projeto. A licença IP do processador Nios II dava ao usuário um ano de suporte do Alteras mySupport e atualizações de recursos. Para novos recursos e assistência do Alteras mySupport, os usuários devem renovar suas licenças de IP do processador Nios II se não estiverem atualizadas em duas versões da ACDS.

Não. A Synopsys® fornece o núcleo Nios II DesignWare IP, uma versão otimizada ASIC do processador Nios II que pode ser usada para migração ASIC como parte de sua DesignWare IP Suite. Entre em contato com a Synopsys para mais detalhes.

O Embedded Design Suite Nios II representa o conjunto completo de ferramentas de desenvolvimento para a criação dos microcontroladores baseados no processador Nios II, bem como a programação dos sistemas de processador Nios II de destino.

Os sistemas de múltiplos processadores são um dos principais benefícios dos processadores embarcados Nios II. A única limitação do número de núcleos do processador é a limitação dos recursos da estrutura interna do FPGA.

A especificação de interface Avalon® é usada para que os componentes primário e secundário comuniquem-se entre si. Para baixa latência e interface ponto a ponto, a Avalon especifica uma interface simples Avalon Streaming (Avalon-ST). Para uma interface onde um processador primário interage com um periférico secundário, a Avalon especifica uma interface Avalon Memory Mapped (Avalon MM).

A interconexão do sistema é a lógica usada para conectar os componentes primários e secundários. Essa lógica pode ser uma ponte, um multiplexador ou um controlador de arbitragem. O Qsys gera automaticamente a lógica de interconexão do sistema e conecta portas primárias e secundárias de forma eficiente, permitindo que várias portas primárias funcionem simultaneamente, o que aumenta drasticamente o desempenho do sistema.

A interconexão do sistema Avalon é personalizada e gerada automaticamente pelo Qsys.

A família de processadores Nios II oferece os elementos arquitetônicos básicos encontrados na maioria dos processadores modernos de 32 bits, incluindo:

Tamanho de instruções de 32 bits

Dados e caminhos de endereço de 32 bits

32 registradores de uso geral

32 fontes de interrupção externas

Cache de instruções configurável

Cache de dados configurável

Interface comum para até 256 instruções personalizadas

Interface comum para a integração de periféricos personalizados

Instruções personalizadas são blocos de hardware adicionados pelo usuário que aumentam a unidade lógica aritmética (ALU) de uma CPU. Os processadores Nios II são totalmente compatíveis com o uso de instruções personalizadas, permitindo que você ajuste o hardware do sistema para atender aos objetivos de desempenho. Você pode criar até 256 instruções personalizadas por núcleo do processador Nios II usados no sistema. De modo semelhante às instruções nativas do Nios II, a lógica de instruções personalizada pode levar valores até dois registradores de origem e, opcionalmente, reescrever o resultado em um registrador de destino.

A ferramenta de desenvolvimento de software do processador Nios II gera um ambiente de tempo de execução C/C++ personalizado adaptado ao hardware do sistema. O Embedded Design Suite Nios® II também simplifica a configuração do projeto ao oferecer vários modelos de software que podem ser usados como arquivos “iniciadores” no desenvolvimento de soluções de firmware personalizado.

A Altera fornece uma solução completa de depuração de software com o Nios II EDS que permite que a depuração ocorra por meio de um simulador de conjunto de instruções (ISS) ou diretamente no hardware do sistema. A depuração direta de um sistema com o processador Nios II no hardware é habilitada por meio de um módulo de depuração assistido por hardware. O módulo de depuração é rico em recursos e oferece controle de execução, exame e modificação de memória, pontos de interrupção de hardware, acionadores de dados e rastreamento do processador sob o controle de IDE.

Vários dos principais provedores de ferramentas de software embarcadas oferecem compatibilidade com a família de processadores Nios II, provendo sistemas operacionais, middleware, bibliotecas de software, IDEs, depuradores, ferramentas de coverificação e muito mais. Veja a lista completa e atualizada de provedores de ferramentas embarcadas.