Reconfiguração parcial
A reconfiguração parcial (PR) permite que você reconfigure uma parte do FPGA de forma dinâmica, enquanto o restante do projeto FPGA continua funcionando. Crie várias personas para uma região específica de seu projeto, sem impactar a operação em áreas fora dessa região. Essa metodologia é eficaz em sistemas nos quais várias funções compartilham o tempo dos mesmos recursos do FPGA. A PR permite a implementação de sistemas FPGA mais complexos.
Assista a este vídeo para saber mais.
Exemplos de aplicações são exibidos nas ilustrações simplificadas abaixo. A Figura A mostra uma aplicação para aceleração de algoritmos, e a Figura B mostra uma aplicação de telecomunicações em rede óptica. Em ambos os casos, o FPGA é reconfigurado para implementar diferentes funções — um algoritmo diferente no caso de aceleração de algoritmos ou um protocolo de cliente diferente na aplicação de telecomunicações (um muxponder de rede óptica). O principal benefício aqui é que o restante do FPGA continua a funcionar.
Recursos principais
- Aceleração em tempo de reconfiguração parcial para dispositivos Intel® Stratix® 10
- Fluxo de PR instantâneo para tempo de comercialização mais rápido
- Complementa o fluxo baseado em script existente
- Linha de comando e interface gráfica do usuário para compilação e análise
- Reconfiguração parcial hierárquica que permite criar partições de PR filhas em seu projeto
- Simulação de reconfiguração parcial que permite que você observe a mudança resultante e o efeito intermediário em uma partição de reconfiguração
- Depuração de analisador de lógica de signal tap com aquisição simultânea da região estática e das regiões de reconfiguração parcial
Links rápidos
- Repositório (Github):
- Projetos de referência (Github):
- Tutoriais (Github):
- Treinamento: Reconfiguração parcial com FPGAs Intel® Arria® 10
- Página de PR da Github ›
- Guia do usuário de IP de soluções de reconfiguração parcial ›
Notas de aplicação
- AN 826: tutorial de reconfiguração parcial hierárquica para placa de desenvolvimento do FPGA Intel® Stratix® 10 GX ›
- AN 825: reconfigurando parcialmente um projeto na placa de desenvolvimento do FPGA Intel® Stratix® 10 GX ›
- AN 820: reconfiguração parcial hierárquica sobre o projeto de referência PCI express* para dispositivos Intel® Stratix® 10 ›
- AN 819: reconfiguração parcial sobre o projeto de referência PCI express* para dispositivos Intel® Stratix® 10 ›
- AN 818: tutorial de reconfiguração parcial de atualização estática para placa de desenvolvimento do FPGA Intel® Stratix® 10 GX ›
- AN 817: tutorial de reconfiguração parcial de atualização estática para placa de desenvolvimento do FPGA Intel® Arria® 10 GX ›
- AN 813: reconfiguração parcial hierárquica sobre o projeto de referência PCI express* para dispositivos Intel® Arria® 10 ›
- AN 806: tutorial de reconfiguração parcial hierárquica para placa de desenvolvimento do FPGA Intel® Arria® 10 GX ›
- AN 797: reconfigurando parcialmente um projeto na placa de desenvolvimento do FPGA Intel® Arria® 10 GX ›
- AN 784: reconfiguração parcial sobre o projeto de referência PCI express* para dispositivos Intel® Arria® 10 ›
Treinamento online
- Reconfiguração parcial para dispositivos Intel® Arria® 10: introdução e atribuição do projeto ›
- Reconfiguração parcial para dispositivos Intel® Arria® 10: diretrizes de projeto e requisitos de host ›
- Reconfiguração parcial para dispositivos Intel® Arria® 10: núcleo IP de PR e fluxo do projeto ›
- Reconfiguração parcial para dispositivos Intel® Arria® 10: arquivos de saída e demonstração ›