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Publicação técnica do código condicional de salto Erratum para processadores Intel®

Tipo de conteúdo: Documentação e informações do produto | ID do artigo: 000055650 | Última revisão: 30/01/2025

Começando com a segunda geração de processadores Intel® Core™ e processadores Intel® Xeon® série E3-1200 (codinome anterior: Sandy Bridge) e famílias de processadores posteriores, a microarquitetura Intel® apresenta uma estrutura microarquitetural chamada ICache decodificado (também chamada de Buffer de transmissão decodificado ou DSB).

Os caches ICache decodificados decodificaram instruções, chamadas microops (μops), saindo do pipeline de decodificação herdado. Na próxima vez que o processador acessar o mesmo código, o ICache decodificado fornece os μops diretamente, acelerando a execução do programa.

Em alguns processadores Intel®, há um erratum (SKX102) que pode ocorrer em condições microarquitetural complexas envolvendo instruções de salto que se estendem por limites de 64 byte (linhas de cache cruzado). Uma atualização de microcódigo (MCU) pode impedir esse erratum.

Para obter mais informações sobre este erratum, incluindo como obter a MCU e uma lista de famílias de processadores/série de números de processadores, consulte a publicação técnica Mitigações para o Código Condicional de Salto (PDF) de novembro de 2019

Nota

Nem todos os nomes de produtos/SKUs sob uma série são afetados. Por exemplo, nem todas as SKUs abaixo de Intel® Core™ processadores da série X são afetadas. Consulte a seção "Processadores afetados" do PDF conectado.
Se o link github* não tiver as informações necessárias para seu sistema, entre em contato com o fabricante do seu sistema para obter a atualização mais recente.

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