Publicação técnica de apresentação do código condicional de salto para os processadores Intel®

Documentação

Documentação e informações do produto

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11/02/2020

A partir da segunda geração de processadores Intel® Core™ e dos processadores Intel® Xeon® E3-1200 (com codinome anterior Sandy Bridge) e das famílias de processadores mais recentes, a microarquitetura Intel® apresenta uma estrutura de microarquiteturas chamada de Decodificad ICache (também chamado buffer de streaming decodificado ou DSB).

As ICache decodificadas armazenam em cache as instruções, chamadas de micro-ops (μops), que saem do pipeline de decodificação herdada. Na próxima vez em que o processador acessar o mesmo código, o ICache decodificado fornecerá o μops diretamente, acelerando a execução do programa.

Em alguns processadores Intel®, há uma errata (SKX102) que pode ocorrer sob condições de microarquitetura complexas que envolvem instruções de salto que abrangem limites de 64 bytes (cache de linhas cruzadas).  Uma atualização de microcódigo (MCU) pode impedir essa errata.

Para obter mais informações sobre esta errata, inclusive como obter a MCU e uma lista de séries numéricas/processadores da série de processadores, veja o relatório sobre as atenuações para o código condicional de salto (anexo abaixo).

Pré-registros
  • Nem todos os nomes/SKUs de produtos de uma série são afetados.  Por exemplo, nem todas as SKUs do processador Intel® Core™ série X são afetadas.  Consulte a seção "processadores afetados" do PDF anexado.
  • Se o link do GitHub * não tiver as informações necessárias para seu sistema, entre em contato com o fabricante do seu sistema para obter a atualização mais recente.

Reduções no documento técnico do código condicional de salto (PDF)PDF icon

Tamanho: 362 KB
Data: novembro de 2019

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