ID do artigo: 000073663 Tipo de conteúdo: Mensagens de erro Última revisão: 01/06/2014

Aviso (177007): PLL(s) colocado no local <pll location=""> não tem um clock PLL para compensar especificado , o Fitter tentará compensar todos os clocks PLL</pll>

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Você pode ver este aviso no relatório de ajuste do design de software Quartus® II se um loop de travamento de fase (PLL) que tiver a opção de reconfiguração ativada não tiver um clock compensado especificado.

Resolução

Para definir as metas de compensação pll para as Intel® FPGA IP PLL para PLLs reconfiguráveis, crie uma atribuição "Match PLL Compensation Clock" no Editor de Atribuição quartus II.
A sintaxe do nó de clock PLL deve ser específica para que ele seja salvo no Editor de atribuição.  Filtre em *divclk[* em um filtro pós-compilação no finder do nó para encontrar o nome correto.

Por exemplo:
clkrst:u_clkrst|adc_pll_ip:u_adc_pll_ip|adc_pll_ip_0002:adc_pll_ip_inst|altera_pll:altera_pll_i|altera_cyclonev_pll:cyclonev_pll|divclk[0]
 
Onde divclk[0] corresponde ao Counter CO nesta instância Intel® FPGA IP PLL.

Esta solução alternativa/correção é para PLLs que têm o recurso de reconfiguração habilitado.  Consulte a solução relacionada para PLLs sem o recurso de reconfiguração habilitado.

 

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