Quando um dispositivo de configuração serial em branco estiver conectado ao dispositivo Cyclone II e o dispositivo field programmable gate array (FPGA) estiver configurado diretamente através da interface JTAG, poderá ocorrer falha intermitente. Isso se deve FPGA ativamente no sinal DCLK enquanto o FPGA está no loop de reconfiguração do modo Serial Ativo (AS).
Quando a falha ocorre, o dispositivo FPGA não entra no modo e na função do usuário de acordo. Quando o dispositivo de configuração serial estiver programado, o FPGA funcionará conforme esperado com a imagem carregada do dispositivo de configuração no modo AS. O sinal DCLK para de tocar assim que o FPGA estiver configurado e quebrar o loop de reconfiguração. Uma nova imagem pode ser configurada no FPGA via modo JTAG. O FPGA funciona conforme esperado.
Esta configuração usa dois conectores de cabo de download de 10 pinos na placa. Isso permite configurar o FPGA diretamente através da interface JTAG e programar o dispositivo de configuração serial no sistema através da interface AS. Os pinos MSEL estão definidos como modo AS.
Para usuários quartus II: para garantir que o FPGA possa ser configurado com êxito diretamente através da interface JTAG, os usuários precisariam definir a opção 'Interromper a configuração do controlador de configuração do chip' 'ON' em Ferramentas -opções > -- programador > antes de iniciar a configuração com o programador Quartus II. Isso inclui o uso do SERIAL Flash Loader IP porque o JTAG é usado para configurar o dispositivo Cyclone II. Eles não precisam recompilá-los após configurar esta Opção como ON.
Ou: para clientes que não estão usando o programador Quartus II para configurar o FPGA, eles precisariam inserir a instrução CONFIG_IO antes de iniciar o ciclo de configuração JTAG. O OPCODE da CONFIG_IO para dispositivos Altera pode ser baixado a partir de arquivos BSDL.
Figura 1. Combinando a configuração AS e JTAG
