Stratix V Avalon-MM Hard IP para PCI Express IP Core Testbench Generation falha

A geração Testbench falha para o hard IP Avalon-MM para PCI Núcleo IP Express na versão 11.1 SP2. A falha é causada por uma incompatibilidade de sinal na interface PIPE. O modelo funcional do barramento (BFM) inclui dois novos sinais na interface PIPE: txmargin e quais txswing o Avalon-MM hard IP para o núcleo PCI Express IP não inclui.

A solução alternativa é adicionar os e txmargin sinais txswing para o Avalon-MM Hard IP para o núcleo PCI Express IP, gerando o testbench e o script msim_setup.tcl do comando Linha.

Digite os seguintes comandos no diretório que inclui seu arquivo .qsys , referido como .qsys:

1. sopc_builder --script="/sopc_builder/bin/tbgen.tcl" .qsys
2. ip-generate --file-set=SIM_VERILOG --system-info=DEVICE_FAMILY="Stratix V" --report-file=spd:top_tb.spd --component-file=_tb.qsys
3. ip-make-simscript --spd=top_tb.spd

O script msim_setup.tcl é criado no diretório do mentor.

Este problema é corrigido na versão 12.0 do software Quartus II.