A seleção de VHDL para controlador SRAM QDR II e QDR II com controlador UniPHY ou RLDRAM II com UniPHY oferece um núcleo DE IP VERilog HDL

O núcleo IP DisplayPort não afirma o sinal rx_vid_locked para projetos em Modo RBR. O receptor não mostra dados.

Você não poderá testar seu design no modo RBR na simulação. A simulação teste eventualmente vezes depois de um período de tempo.

Para gerar um núcleo DE VHDL, siga estas etapas:

1. Em um editor de texto aberto < diretórioQuartus II>\ip\altera\uniphy\lib\altera_uniphy_qdrii_hw.tcl. �
2. Pesquise a string "LANGUAGE" que aparece no seguinte código: append param_str ",LANGUAGE=[get_generation_property HDL_LANGUAGE]"
3. Mude esta linha para o seguinte código: append param_str ",LANGUAGE=vhdl"�
4. Continue procurando a próxima ocorrência da string "LANGUAGE" que aparece no seguinte código:if {[string compare -nocase [get_generation_property HDL_LANGUAGE]� verilog] == 0} {� add_file /.v {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VERILOG_FILE \[file� join $::quartus(qip_path) .v\]"� } else { add_file /.vhd {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" }�
5. Comente a linha if , a else linha, e o bloco de código na seção condicional para que o código no bloco "else" sempre é executado, semelhante ao código a seguir:# if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} {� # add_file /.v {SYNTHESIS SUBDIR}� # puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]"� # } else { add_file /.vhd {SYNTHESIS SUBDIR}� puts "set_global_assignment -name VHDL_FILE \[file join� $::quartus(qip_path) .vhd\]" # }
6. Use a interface MegaWizard para gerar uma interface baseada no UniPHY Núcleo IP.

Para gerar um núcleo DE IP Verilog HDL, restaure o arquivo altera_uniphy_qdrii_hw.tcl original.