ID do artigo: 000073811 Tipo de conteúdo: Solução de problemas Última revisão: 19/08/2015

Ao usar o núcleo DE IP Arria 10 PCI Express no modo Avalon-ST, por que vejo uma latência de 1 clock entre as saídas tx_cred_fc_sel e tx_cred_hdr_fc/tx_cred_data_fc em simulação, mas uma latência de 2 clocks no hardware real?

Ambiente

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição Ao usar o Arria® 10 HIP para PCI Express® no modo Avalon®-ST, você verá uma diferença de latência entre simulação e hardware. Esse comportamento se deve a um problema no software Quartus® II.  O comportamento correto é o visto no hardware, que é de 2 pld_clk ciclos de atraso entre a afirmação de tx_cred_fc_sele o surgimento de dados de coresponding em tx_cred_hdr_fcEtx_cred_data_fc.
    Resolução

    Para resolver este problema, adicione um pequeno atraso ao tx_cred_fc_sel sinal na sua sala de testes.  Por exemplo:

    atribuir o número 1 tx_cred_fc_sel-a-núcleo = tx_cred_fc_sel;

    Este problema está programado para ser corrigido em uma versão futura do software Quartus II.

    Produtos relacionados

    Este artigo aplica-se a 3 produtos

    FPGA Intel® Arria® 10 GT
    FPGA Intel® Arria® 10 GX
    FPGA Intel® Arria® 10 SX SoC

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