ID do artigo: 000073817 Tipo de conteúdo: Solução de problemas Última revisão: 12/06/2012

Avisos excessivos no exemplo de design VHDL para Stratix V Hard IP para PCI Express IP Core

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Executando a versão VHDL do Stratix V Hard IP para PCI Exemplo de design DE IP expresso no ModelSim resulta em avisos excessivos do seguinte tipo:

**Warning: CONV_INTEGER: There is an 'U'|'X'|'W'|'Z'|'-' in an arithmetic operand, and it has been converted to 0.

Estes avisos se originam do exemplo de design DMA de encadeamento. Eles podem preencher sua transcrição.

Resolução

Para suprimir esses avisos, adicione o seguinte comando ao seu arquivo modelsim.ini:

StdArithNoWarnings = 1

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FPGAs Stratix® V

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