Este problema pode ser causado por incompatibilidades entre PCIe® Configuração do clock e conexões do clock do sistema no sopc builder.
Quando o campo "Usar o clock central PCIe" é selecionado em "Avalon® Clock Domain" na guia "Avalon", o núcleo espera que o clock do aplicativo seja o mesmo que pcie_core_clk. Assim, se a lógica do usuário usar uma fonte de clock diferente, o núcleo poderá devolver vários dados de lixo. Neste caso, você pode ver muitas afirmações de TxsReadDataValid_o e TxsReadData_o na interface Avalon-MM com ou sem solicitações pendentes de MRD.
Há duas maneiras de corrigir este problema:
1. Se o design síncrono for destinado, selecione "Usar o clock central PCIe" e conecte-o pcie_core_clk o resto dos clocks do aplicativo.
2. Se o design assíncrono for desejado, escolha "Usar clock separado" e o clock da aplicação pode ser conectado a qualquer fonte de clock.