ID do artigo: 000073870 Tipo de conteúdo: Solução de problemas Última revisão: 15/03/2019

Por que a calibração EMIF trava quando um IP de Intel® Arria® 10 interfaces de memória externa e um IP Intel Arria 10 PHYLite são colocados na mesma coluna de E/S?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • PHY Lite para interfaces paralelas Intel® Stratix® 10 FPGA IP
  • Interfaces de memória externa Intel® Arria® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Tanto o sinal local_cal_fail quanto o sinal local_cal_success podem não afirmar alta após a calibração em EMIF quando um IP Intel® Arria® 10 EMIF e um PHYLite IP Intel Arria 10 com reconfiguração dinâmica ativada são colocados na mesma coluna de E/S.

    Resolução

    Este problema está programado para ser corrigido em uma versão futura do Intel® Quartus® Prime Software.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Arria® 10 e FPGAs SoC

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