Devido a um problema no SDK Intel® FPGA para OpenCL versão 19.2, este erro pode ser visto ao compilar um kernel OpenCL que usa um canal entre duas memórias globais heterogêneas usando dispositivos Stratix 10® MX.
Este problema é corrigido a partir do Intel® FPGA SDK para software OpenCL versão 19.3.
1
Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.
O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.