ID do artigo: 000073919 Tipo de conteúdo: Documentação e informações do produto Última revisão: 20/05/2021

Quantos controles de clock Intel FPGA IP para muxing de entrada de clock estão disponíveis em um dispositivo Intel® Stratix® 10?

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Não há um número máximo definido do controle de clock Intel® FPGA IP para muxing de entrada de clock em um dispositivo Intel® Stratix® 10.
Ao contrário do IP do Clock Control Block (ALTCLKCRTL) em dispositivos de Intel® FPGA anteriores, o clock control Intel® FPGA IP consiste em elemento lógico quando o IP é usado para muxing de entrada de clock sem a opção de gaagem de clock ou divisão de saída. Portanto, o número máximo depende da utilização do dispositivo e da complexidade do design.

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FPGAs Intel® Stratix® 10 e FPGAs SoC

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