ID do artigo: 000073951 Tipo de conteúdo: Solução de problemas Última revisão: 12/08/2021

Por que a frequência do clock do emac*Cyclone® V HPS EMAC*_tx_clk exportada para a malha do FPGA mostrada como 100 Mhz na análise de cronometragem?

Ambiente

    Intel® Quartus® Prime Standard Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão 20.1 ou anterior do Software Quartus® Prime Starndard Edition, você pode encontrar a frequência do clock GMII a 100 Mhz ao habilitar o HPS EMAC e encaminhá-la para FPGA no SoC Cyclone® V.

Resolução

Para contornar esse problema no HPS soC Cyclone® V, você precisa corrigir o período do emac*_tx_clk de 10ns a 8ns no cv_soc_rgmii_5csxfc6_hps_0_fpga_interfaces.sdc.

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FPGAs Cyclone® V e FPGAs SoC

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