ID do artigo: 000073951 Tipo de conteúdo: Solução de problemas Última revisão: 12/08/2021

Por que a frequência do clock do Cyclone® V HPS EMAC emac*_tx_clk exportada para a malha FPGA mostrada como 100 Mhz na análise de sincronização?

Ambiente

  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Intel® Quartus® Prime Starndard Edition versão 20.1 e anterior, você pode encontrar a frequência do clock GMII de 100 Mhz ao habilitar o HPS EMAC e encaminhá-lo para FPGA em Cyclone® V SoC.

    Resolução

    Para resolver este problema no HPS soC Cyclone® V, você precisa corrigir o período de emac*_tx_clk de 10ns a 8ns em cv_soc_rgmii_5csxfc6_hps_0_fpga_interfaces.sdc.

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    Este artigo aplica-se a 1 produtos

    FPGAs Cyclone® V e FPGAs SoC

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