O que quer que ligue ou desligue 100Ohm na terminação de entrada de chip para LVDS IO em pinos de entrada de clock dedicados do dispositivo STRATIX 10 ES2, a forma de onda de teste será a mesma que está ativada. A rescisão de entrada desativada do LVDS por QSF ou editor de atribuição não pode funcionar de forma actul.
As configurações do QSF são as seguintes:
#To desligue:
set_instance_assignment -name INPUT_TERMINATION OFF -para CLK_MPLL_FPGA_PL_REFCLK -entity termination_test
set_instance_assignment -name INPUT_TERMINATION OFF -para CLK_MPLL_FPGA_PS_REFCLK -entity termination_test
#To ligue:
set_instance_assignment -name INPUT_TERMINATION DIFERENCIAL -para CLK_MPLL_FPGA_PL_REFCLK -entidade termination_test
set_instance_assignment -name INPUT_TERMINATION DIFERENCIAL -para CLK_MPLL_FPGA_PS_REFCLK -entidade termination_test
É identificado que o software está sempre configurando Rd_termination para ON, independentemente da direção do buffer. É mais razoável que Rd_termination possa ser ligado e desligado quando o padrão de E/S LVDS for usado para sinal de entrada.
Vamos corrigi-lo na quartus prime® versão 18.1.
E para Quartus prime versão® 17.1.2 e 18.0, o patch será fornecido para resolver este problema.