Devido à falta de restrições JTAG adequadas, você pode ver o erro "Não foi possível pegar configurações para o canal TX/RX/LINK|* " no Kit de ferramentas do transceptor Intel® ao carregar um design que tem canais em vários blocos. Devido à colocação da lógica suave do PHY nativo, os problemas são mais comumente observados quando você tem várias instações de PHY nativas em diferentes blocos.
A solução é restringir o clock de reconfiguração alimentado à porta de reconfiguração do PHY nativo. Confirme se o "altera_reserved_tck" e o clock conectados à porta do clock de reconfiguração "rcfg_clk" do PHY nativo foram corretamente limitados e passam o tempo dentro do TimeQuest. Este clock é usado para a lógica Altera depuração do ponto final do mater (ADME), que é usada pelo Kit de ferramentas do transceptor para obter acesso ao espaço de CSR do transceptor. Ele será automaticamente limitado em seu nome, desde que você tenha pelo menos um outro clock declarado em seu design por meio do comando SDC "create_clock". Para verificar se o JTAG foi automaticamente limitado, procure na saída do quartus_fit para esta mensagem:
"Adicionando restrições de sincronização padrão aos sinais JTAG. Isso ajudará a alcançar a funcionalidade básica, uma vez que tais restrições não foram fornecidas pelo usuário."
Como alternativa, você pode desejar ser mais preciso e restringir manualmente o clock JTAG. Para fazer isso, use o modelo de sincronização de SDC fornecido pela Quartus.
(1) Abra o arquivo SDC com Quartus Prime Pro Edition (Arquivo -> Aberto)
(2). Clique com o botão direito na janela do arquivo SDC para aparecer no menu
(3). Selecione 'Inserir Templete'
(4). Selecione 'Restrição de sinal JTAG' para inserir restrições ao arquivo SDC.
