ID do artigo: 000074076 Tipo de conteúdo: Solução de problemas Última revisão: 02/04/2020

Os pinos de E/S do usuário são elevados durante a transição de três estados de entrada com padrão de E/S pull-up fraco para LVDS no estágio de inicialização em dispositivos Stratix® V?

Ambiente

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Sim.  Devido às especificações do elemento de E/S do usuário, os pinos de E/S do usuário são elevados durante a transição do tri-estado de entrada com o padrão de E/S de pull-up fraco para LVDS no estágio de inicialização em dispositivos Stratix® V.

    Resolução

    Assim, o estado dos pinos de E/S do usuário projetados como padrão de E/S LVDS muda de pull-up fraco para VCCIO, alto estado impulsionado de VCCIO, para padrão de E/S LVDS no estágio de inicialização.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Stratix® V

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.