Devido a um problema no software Quartus® II versão 12.1 e posterior, você pode ver os seguintes avisos durante Análise & Síntese ao compilar designs contendo o controlador de reconfiguração do transceptor Stratix® V Intel FPGA IP:
Aviso (10268): Informações de HDL verilog em alt_xcvr_reconfig_soc.sv(169): sempre a construção contém atribuições de bloqueio e não bloqueio
Aviso (10268): informações de HDL verilog em alt_xcvr_reconfig_dfe_adapt_tap_sv.sv(302): sempre a construção contém atribuições de bloqueio e não bloqueio
Esses avisos são seguros de ignorar. Se desejar evitar os avisos, edite os arquivos gerados pelo editor de parâmetros para alterar as atribuições de bloqueio para atribuições de não bloqueio nos números de linha indicados.
Por exemplo, a linha
mgmt_ram_offset = {RAM_BITS{1\'b0}};
deve ser alterado para
mgmt_ram_offset <= {RAM_BITS{1\'b0}};;
Além disso, a linha
ctrl_wdata = save_ctrl_reg13;
deve ser alterado para
ctrl_wdata <= save_ctrl_reg13;
Este problema é corrigido no software Quartus II versão 13.0 SP1.