ID do artigo: 000074101 Tipo de conteúdo: Solução de problemas Última revisão: 15/08/2012

Por que minha porta multidimensional é dividida em portas individuais de bit único na netlist de simulação de nível de porta?

Ambiente

    Intel® Quartus® II Subscription Edition
    Simulação
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição Devido a uma limitação no software Quartus® II, para designs escritos em AHDL com VERilog HDL especificados como o formato netlist de simulação de saída, as portas multidimensionais são divididas em portas individuais de bit único na netlist de saída.
Resolução

Para trabalhar em torno desta limitação, gere sua netlist de simulação de saída em VHDL em vez de Verilog HDL.

 

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