ID do artigo: 000074174 Tipo de conteúdo: Documentação e informações do produto Última revisão: 19/12/2019

Como conectar os pinos RREF_SIPAUX em Intel® Stratix® 10 TX?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Os pinos RREF_SIPAUX têm as mesmas diretrizes de conexão que outros pinos RREF em Intel® Stratix® 10 dispositivos, e por isso devem ser conectados a um resistor de 2 kΩ (±1%) ao GND.

Resolução

Este problema é corrigido a partir Intel® Stratix® 10 Diretrizes de conexão de pinos da família de dispositivos versão 2020.10.23.

Produtos relacionados

Este artigo aplica-se a 4 produtos

FPGA Intel® Stratix® 10 DX
FPGA Intel® Stratix® 10 MX
FPGA Intel® Stratix® 10 NX
FPGA Intel® Stratix® 10 TX

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.