ID do artigo: 000074184 Tipo de conteúdo: Solução de problemas Última revisão: 05/11/2013

Por que a interface do controlador DDR2 UniPHY é 50% eficiente apenas para comandos de leitura ou gravação back-to-back?

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

O Controlador de alto desempenho II (HPCII) usado pelos núcleos DDR2 UniPHY e ALTMEMPHY volta para os comandos de leitura/gravação de volta em todos os outros ciclos de clock do controlador (afi_clk).

Se você tiver o comprimento de explosão definido como 4 para um controlador de meia taxa, o controlador usará apenas 50% da eficiência máxima no barramento. Este é um comportamento esperado do controlador de meia taxa para comprimento de explosão de 4 implementações.

Resolução

Há duas soluções alternativas:

  1. Use um controlador HPCII de taxa completa ao definir o comprimento da explosão como 4.
  2. Use um controlador HPCII de meia-taxa quando você definir o comprimento do estouro para 8.

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