ID do artigo: 000074223 Tipo de conteúdo: Solução de problemas Última revisão: 01/05/2013

Latência aditiva não suportada para controlador de memória dura HPS em dispositivos soC Arria V e Cyclone V

Ambiente

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Este problema afeta os produtos DDR2, DDR3 e LPDDR2.

    Latência aditiva não é suportada para a segmentação de interfaces o controlador de memória dura HPS em dispositivos HPS Arria V ou Cyclone SoC V.

    Resolução

    Não há solução alternativa para este problema.

    Este problema será corrigido em uma versão futura.

    Produtos relacionados

    Este artigo aplica-se a 2 produtos

    FPGAs Cyclone® V e FPGAs SoC
    FPGAs Arria® V e FPGAs SoC

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