Há um problema conhecido com o arquivo de restrições de sincronização de SDC gerado pelo controlador de memória IP DDR3, DDR2, QDRII/ e RLDRAM II baseado em UniPHY. As restrições create_generated_clock usadas neste arquivo SDC não são compatíveis com a chamada derive_pll_clocks função. Se o seu design contiver outro arquivo SDC que utlize a função derive_pll_clocks , as restrições do clock PLL UniPHY podem ser ignoradas pelo TimeQuest e levar a violações de sincronização da interface de memória.
Este problema afeta todos os projetos usando o controlador de memória baseado no UniPHY IP das versões de software Quartus® II 10.0 SP1 e anteriores. Para resolver o problema nessas versões do software Quartus II, certifique-se de que o SDC gerado pelo UniPHY IP seja origem primeiro (antes de qualquer outro arquivo SDC no design). Isso pode ser feito garantindo que o arquivo QIP seja o primeiro arquivo de design referenciado na janela de configuração "Adicionar arquivos ao projeto" e/ou no arquivo QSF.
Este problema foi corrigido no software Quartus II versão 10.1. Regenere suas instâncias de IP UniPHY para resolver o problema depatabilidade do SDC.